Dati PCB - I punti principali della progettazione della scheda PCB con il design del pcb fpga

Poiché i gate array programmabili sul campo (FPGA) si sono evoluti in sistemi su chip realmente programmabili, il compito di progettare circuiti stampati con questi chip è diventato più complesso. Le densità di circuiti correnti di milioni di gate e velocità di trasmissione dati superiori a 6 Gbps e altre considerazioni influenzano gli sforzi di progettazione meccanica ed elettrica degli sviluppatori di sistemi. Die, pacchetto chip e circuito stampato formano un sistema strettamente collegato, in questo sistema, per realizzare pienamente la funzione di FPGA, la scheda PCB deve essere progettata con cura. Quando si progetta con FPGA ad alta velocità, è fondamentale considerare diversi problemi di progettazione prima e durante lo sviluppo della scheda. Questi includono: ridurre il rumore del sistema filtrando e distribuendo energia sufficiente in modo uniforme su tutti i dispositivi sul PCB; terminando correttamente le linee di segnale per ridurre al minimo i riflessi; ridurre al minimo le conversazioni incrociate tra le tracce sulla tavola; Riduzione degli effetti di rimbalzo al suolo e riduzione Vcc (noto anche come Vcc sag); corrispondenza corretta dell'impedenza sulle linee di segnale ad alta velocità. Chi progetta un pacchetto IC per un FPGA ad alte prestazioni deve prestare particolare attenzione all'equilibrio tra integrità del segnale e versatilità per tutti gli utenti e le applicazioni. Ad esempio, i dispositivi Altera Stratix II GX in un pacchetto da 1.508 pin funzionano fino a 1,2V e dispongono di 734 I/O standard e 71 canali di segnalazione differenziale a bassa tensione (LVDS). Dispone inoltre di 20 ricetrasmettitori ad alta velocità che supportano velocità di dati fino a 6,375Gbps, consentendo all'architettura di supportare molti standard di rete e bus di comunicazione ad alta velocità, tra cui PCI Express e SerialLite II.

Nella progettazione della scheda PCB, gli utenti possono ridurre il crosstalk ottimizzando il pinout. I perni di segnalazione devono essere posizionati il più vicino possibile ai perni di messa a terra per ridurre le lunghezze del ciclo all'interno del pacchetto, specialmente per I/O critici ad alta velocità. Nei sistemi ad alta velocità, la fonte dominante di crosstalk è l'accoppiamento induttivo tra i percorsi del segnale all'interno del pacchetto. Quando l'uscita transita, il segnale deve trovare un percorso di ritorno attraverso il piano potenza/terra. I cambiamenti di corrente nel loop creano campi magnetici che causano rumore su altri pin I/O vicino al loop. Questa situazione si aggrava quando gli output vengono convertiti contemporaneamente. Poiché più piccolo è il cerchio, più piccola è l'induttanza, quindi i pacchetti con pin di alimentazione o massa vicini a ogni pin di segnale ad alta velocità possono ridurre al minimo gli effetti di crosstalk sui pin I/O vicini. Per ridurre il costo della scheda e migliorare l'integrità del segnale di sistema di tutti i percorsi del segnale, sono richiesti progettazione e costruzione attenti del materiale della scheda, numero di strati (impilamento) e layout. Inviare centinaia di segnali da FPGA a o intorno alla scheda è un compito difficile che richiede l'uso di strumenti EDA per ottimizzare il posizionamento del pin e del chip. A volte un pacchetto FPGA leggermente più grande può ridurre il costo della scheda perché riduce il numero di strati sulla scheda e altri vincoli di elaborazione della scheda. Un percorso del segnale ad alta velocità sulla scheda PCB, rappresentato da una traccia della scheda che è molto sensibile alle interruzioni, come via tra strati della scheda e connettori della scheda. Queste e altre interruzioni riducono la velocità di bordo del segnale, causando riflessi. Pertanto, i progettisti dovrebbero evitare vias e via stubs. Se i vias sono inevitabili, mantenere i cavi via il più breve possibile. Nel instradare segnali differenziali, utilizzare una via della stessa struttura per ogni percorso della coppia differenziale; Questo lascia l'interruzione del segnale causata dalla via in modalità comune. Se possibile, utilizzare i vias ciechi sopra i vias regolari, o utilizzare la perforazione posteriore in quanto ci sarà meno interruzione a causa della perdita di via radice.

Per migliorare l'integrità del segnale del segnale dell'orologio, devono essere seguite le seguenti linee guida: Tenere il segnale dell'orologio su un singolo strato di scheda il più possibile prima che venga inviato ai componenti della scheda; utilizzare sempre un piano come piano di riferimento. Invia segnali di bordo veloci lungo gli strati interni adiacenti al piano di terra per controllare l'impedenza e ridurre l'EMI. Terminare correttamente il segnale dell'orologio per ridurre al minimo i riflessi. Utilizzare tracce di clock point-to-point. Alcuni FPGA, come la famiglia Stratix II GX, hanno resistenze di terminazione serie su chip che supportano diversi standard I/O. Queste resistenze su chip possono essere impostate come resistenze monoterminali da 25 ohm o 50 ohm e supportano gli standard I/O monoterminali LVTTL, LVCMOS e SSTL-18 o SSTL-2; Inoltre, gli ingressi LVDS e HyperTransport da 100 ohm sono supportati su chip resistenze di corrispondenza differenziale. I/O del ricetrasmettitore differenziale hanno resistenze on-chip programmabili a 100, 120 o 150 ohm e sono auto-calibrati e riflettenti. L'utilizzo di resistenze interne al posto di dispositivi esterni ha diversi vantaggi per il sistema. La terminazione on-chip migliora l'integrità del segnale eliminando gli effetti di piombo e consentendo riflessi sulle linee di trasmissione. La terminazione on-chip riduce al minimo il numero di componenti esterni richiesti, consentendo ai progettisti di utilizzare meno resistenze, meno tracce di scheda e meno spazio sulla scheda. In questo modo, il layout può essere semplificato, il ciclo di progettazione può essere abbreviato e il costo del sistema può essere ridotto. L'affidabilità della scheda è migliorata anche grazie al minor numero di componenti presenti sulla scheda. Nella progettazione della scheda, ci sono diverse linee guida per instradare microstrip e stripline per ridurre al minimo il crosstalk. Per il layout della linea a doppia striscia, il cablaggio viene effettuato sulla scheda interna a due strati e c'è una superficie di riferimento di tensione su entrambi i lati. In questo momento, tutti i fili delle schede di strato adiacenti utilizzano la tecnologia di cablaggio ortogonale per massimizzare il mezzo tra i due strati di segnale. Spessore materiale e normalizzare la distanza tra ogni strato di segnale e il suo piano di riferimento adiacente, pur mantenendo l'impedenza richiesta. Linee guida di routing microstrip o stripline con spaziatura della traccia almeno tre volte lo spessore dello strato dielettrico tra gli strati di routing della scheda; utilizzare strumenti di simulazione per pre-simulare il suo comportamento. Utilizzare la topologia differenziale invece di una singola estremità per le reti critiche ad alta velocità per ridurre al minimo gli effetti del rumore in modalità comune. Entro i limiti di progettazione, cercare di abbinare i pin positivi e negativi del percorso del segnale differenziale. Per ridurre l'effetto di accoppiamento dei segnali monoterminale, lasciare una spaziatura appropriata (maggiore di tre volte la larghezza della traccia) o instradare su diversi strati della scheda (l'instradamento dello strato adiacente è ortogonale l'uno all'altro). Inoltre, l'utilizzo di uno strumento di simulazione è un buon modo per soddisfare i requisiti di spaziatura. Ridurre al minimo le lunghezze parallele tra le terminazioni del segnale.

Rumore di transizione simultaneo, clock e velocità di dati I/O aumentano con una corrispondente riduzione del numero di transizioni in uscita e un aumento concomitante delle correnti transitorie durante la scarica e la ricarica del percorso del segnale. Grandi correnti transitorie provenienti da alimentatori non ideali possono causare un calo momentaneo di Vcc (Vcc dip o dip). Diverse buone regole di progettazione della scheda sono riportate di seguito per contribuire a ridurre gli effetti di questi rumori di transizione simultanea. Configurare i pin I/O inutilizzati come uscite e spingerli in basso per ridurre il rimbalzo al suolo. Minimizzare il numero di pin di uscita di transizione simultanea e distribuirli uniformemente in tutta la sezione I/O FPGA. Quando non è richiesta una velocità di bordo elevata, utilizzare una velocità di rotazione bassa all'uscita FPGA. Posizionare Vcc tra i piani di terra della scheda multistrato per eliminare gli effetti delle tracce ad alta velocità su ogni strato. Dedicare tutti gli strati della scheda a Vcc e terra rende questi piani resistivi e induttivi, fornendo una sorgente di induttanza bassa con capacità e rumore inferiori e restituendo segnali logici sugli strati di segnale adiacenti a questi piani.

Le capacità di ricetrasmettitore ad alta velocità degli FPGA li rendono efficienti componenti programmabili di sistema su chip, ma presentano anche sfide uniche per i progettisti di schede. Un problema chiave, specialmente legato alla disposizione, è la perdita di trasmissione dipendente dalla frequenza, causata principalmente dall'effetto cutaneo e dalle perdite dielettriche. Quando i segnali ad alta frequenza sono trasmessi sulle superfici del conduttore (come tracce della scheda PCB), l'effetto pelle si verifica a causa dell'auto induttanza dei fili. Questo effetto riduce l'area di conduzione efficace del filo, attenuando i componenti ad alta frequenza del segnale. Le perdite dielettriche sono causate dall'effetto capacitivo del materiale dielettrico tra gli strati. L'effetto della pelle è proporzionale alla radice quadrata di frequenza, mentre la perdita dielettrica è proporzionale alla frequenza; Pertanto, la perdita dielettrica è il meccanismo di perdita dominante per l'attenuazione del segnale ad alta frequenza. La riduzione del livello del segnale sul collegamento è accettabile per un sistema 1Gbps, ma inaccettabile per un sistema 6Gbps.

Tuttavia, i ricetrasmettitori di oggi dispongono di pre-enfasi del trasmettitore e equalizzazione del ricevitore per compensare la distorsione del canale ad alta frequenza. Queste tecniche di condizionamento del segnale estendono la durata dei materiali standard FR-4 e supportano velocità di dati più elevate. A causa dell'attenuazione del segnale nel materiale FR-4, la lunghezza di traccia consentita è limitata a pochi pollici quando si opera a 6.375Gbps. E pre-enfasi e equalizzazione possono estenderlo a più di 40 pollici. La pre-enfasi programmabile e l'equalizzazione sono integrati in alcuni FPGA ad alte prestazioni, come i dispositivi Stratix II GX, che consentono l'uso di materiali FR-4 e rilassano i vincoli di layout come lunghezze di traccia, riducendo i costi della scheda. La funzione di pre-enfasi può efficacemente aumentare i componenti ad alta frequenza del segnale. Il circuito di pre-enfasi a 4 tap di Stratix II GX riduce lo scatter dei componenti del segnale (diffusione spaziale da un bit all'altro). Il circuito di pre-enfasi fornisce il 500% di pre-enfasi e ogni rubinetto può essere ottimizzato a 16 livelli a seconda della velocità dei dati, della lunghezza della traccia e delle caratteristiche del collegamento. Oltre allo stadio di guadagno in ingresso, il dispositivo consente al progettista della scheda di avere un livello di equalizzazione di 17dB, utilizzando uno qualsiasi dei 16 stadi equalizzatori per superare le perdite della scheda. Equalizzazione e pre-enfasi possono essere utilizzati in ambienti di concerto o per ottimizzare specifici collegamenti individualmente. I progettisti possono modificare i livelli di pre-enfasi e equalizzazione negli FPGA Stratix II GX mentre il sistema è in esecuzione, o durante la configurazione della scheda dopo che è stato inserito in un backplane o in un altro chassis. Questo dà al progettista di sistema la flessibilità di impostare automaticamente i livelli di pre-enfasi e equalizzazione a valori predeterminati. In alternativa, questi valori possono essere determinati dinamicamente in base a quale slot la scheda è collegata al telaio o al backplane.Problemi EMI e debuggingEMI causati da un circuito stampato è direttamente proporzionale al cambiamento di corrente o tensione nel tempo, e l'induttanza di serie del circuito. Un design efficiente della scheda ha il potenziale di ridurre al minimo l'EMI, ma non necessariamente eliminarlo completamente. Eliminare i segnali "intrusi" o "caldi", e inviare segnali con un adeguato riferimento al piano di terra, aiuta anche a ridurre l'EMI, l'uso di componenti di montaggio superficiale che sono comuni nel mercato odierno è anche un modo per ridurre l'EMI. È diventato sempre più difficile eseguire il debug e testare progetti complessi di schede PCB ad alta velocità perché alcuni metodi tradizionali di debug di schede, come sonde di prova e tester "Bed-of-nails", potrebbero non funzionare per questi progetti. Questo nuovo design ad alta velocità può sfruttare gli strumenti di test JTAG con programmazione in-system e capacità di auto-test integrate che FPGA possono avere. I progettisti dovrebbero utilizzare le stesse linee guida per impostare il segnale di ingresso dell'orologio di prova JTAG (TCK) dell'orologio di sistema. Inoltre, è importante mantenere al minimo la lunghezza della traccia della catena di scansione JTAG tra l'output dei dati di prova di un dispositivo e l'input dei dati di prova di un altro dispositivo.

Progettare con successo con FPGA ad alta velocità incorporati richiede un'ampia pratica di progettazione della scheda ad alta velocità, nonché una solida comprensione delle capacità FPGA come pinout, materiali e impilamento della scheda, layout della scheda e modalità di terminazione. Anche l'uso corretto della pre-enfasi e dell'equalizzazione del ricetrasmettitore incorporato è importante. I punti di cui sopra si combinano per ottenere una progettazione affidabile con fabbricabilità stabile. Un'attenta considerazione di tutti questi fattori, combinata con una corretta simulazione e analisi, può ridurre la probabilità di sorprese nei prototipi di schede PCB e contribuirà a ridurre lo stress dei progetti di sviluppo di schede.