Technologie PCB - Étapes de configuration de la règle de contrainte allegro pour la conception de PCB

Dans la conception et le câblage de circuits imprimés à grande vitesse, une correspondance de longueur de ligne est souvent requise. À ce stade, il est nécessaire de définir des règles de contrainte et de les attribuer à divers groupes de réseaux. Les étapes spécifiques pour définir ces contraintes sont illustrées ci - dessous en utilisant l'exemple DDR.

1. Exigences de conception et de câblage de PCB

Horloge DDR: largeur de ligne 10mil, espacement interne 5mil, espacement externe 30mil. La conception et le câblage de PCB différentiels sont nécessaires, l'erreur de câblage de paire différentielle doit correspondre exactement, permis dans + 20mil

Adresse DDR, sélection de puce et autres lignes de contrôle: largeur de ligne 5mil, espacement interne 15mil, espacement externe 20mil, devrait être une topologie en daisy chain, peut être 1000 - 2500mil plus long que la ligne ddrclk et ne doit pas être plus court

Ligne de données DDR, ddrdqs, ligne ddrdm: largeur de ligne 5mil, espacement interne 15mil, espacement externe 20mil, de préférence conçu et câblé sur la même couche de PCB. La différence de longueur de ligne entre la ligne de données et la ligne d'horloge est contrôlée à 50 mil près.

2.set différentes contraintes dans PCB design Allegro selon les exigences ci - dessus

Pour la largeur de ligne (physique), il suffit de définir 3 contraintes: DDR - Clk, DDR - Addr, DDR - Data

Après avoir défini les contraintes ci - dessus, vous pouvez les ajouter au réseau. Cliquez sur Ajouter... Dans le jeu de règles physiques, puis cliquez sur plus dans le panneau de contrôle à droite,

Boîte de dialogue popup

Localisez ckn0 et ckp0, appuyez sur appliquer et apparaîtra

Sélectionnez net - Physical - type dans la liste de gauche, entrez DDR - Clk dans l'espace de droite, appuyez sur apply - popup

C'est - à - dire que les deux réseaux ont ajouté l'attribut net - Physical - type, dont la valeur est DDR - Clk.

De la même manière, vous pouvez définir le type net - Physical - type à DDR - data pour les lignes de données DDR, les lignes de stroboscopie de données et les lignes de masquage de données, et le type net - Physical - type à Dr - Addr pour les lignes d'adresse DDR, les lignes de sélection de Puces et les autres lignes de contrôle.

Une fois que vous avez terminé les étapes ci - dessus, vous devez affecter les contraintes que vous avez définies à ces groupes de réseaux.

Cliquez sur la table d'allocation...

Boîte de dialogue popup

Choisissez vos propres contraintes physiques pour différents groupes de signaux

On pourrait se demander pourquoi y a - t - il des régions 0 et 1? C'est parce que ces limitations ne sont pas réalisables à certains endroits. Par exemple, dans un boîtier BGA CPU, l'espacement des fils ne peut pas atteindre 30, 20 ou même 10 mils lorsque les fils sortent. Dans ces endroits, si vous suivez cette contrainte, il est impossible d'éliminer le DRC de votre PCB. À ce stade, une solution consiste à classer ces lieux en une seule pièce, puis à leur ajouter des propriétés de pièce (c. - à - D. le nom 0, 1 de la zone de la pièce, etc.). Pour ces pièces, définissez les contraintes appropriées (ibid.).

En ce qui concerne l'espacement des lignes, puisque chaque espacement des lignes est divisé en espacement intra - groupe et espacement extra - groupe, il y a un total de 6 contraintes:

DDR - Clk - Intern, DDR - clk2outer,

Il suffit de définir la ligne à ligne et la ligne à paire pour ces six contraintes et de les configurer séparément en fonction des exigences ci - dessus.

Les étapes restantes sont les mêmes que dans les paramètres physiques. Mais à ce stade, la table d'allocation devient la table suivante.

Ce qui précède est le contenu détaillé des étapes de configuration de la règle de contrainte allegro pour la conception de PCB.