L'actualité PCB - Conception de circuits de stabilisation d'horloge convertisseur A / D haute précision et haute vitesse pour la correction de PCB

La fonction principale du convertisseur de données de correction PCB est de générer une forme d'onde analogique à partir d'un échantillonnage temporel conventionnel ou une série d'échantillons temporels conventionnels à partir d'un signal analogique. La stabilité de l'horloge d'échantillonnage est donc très importante. Du point de vue du convertisseur de données, cette instabilité, c'est - à - dire la gigue aléatoire de l'horloge, va conduire à une incertitude quant au moment où le convertisseur analogique - numérique échantillonnera le signal d'entrée. Dans les systèmes à grande vitesse, les erreurs de synchronisation de l'horloge ou de la forme d'onde de l'oscillateur limiteront le débit maximal de l'interface d'E / s numérique. Non seulement cela, mais cela augmente également le taux d'erreur de la liaison de communication et limite même les convertisseurs A / n. (ADC) Dynamic Range, pour des performances optimales du convertisseur de données, il est extrêmement important de bien choisir les horloges d'échantillonnage et de codage.

Circuit Anti - PCB ADC

Ces dernières années, la recherche étrangère sur les convertisseurs A / D haute vitesse a été la plus active, avec quelques structures améliorées apparaissant dans les structures de base de la mémoire flash [2], telles que les structures de circuits de sous - gamme (par exemple, les structures semi - flash, les structures pipeline, les Structures Multi - étages, les structures Multi - étapes). En fait, il s'agit de structures de circuits constituées de plusieurs structures de circuits flash et d'autres formes différentes de circuits fonctionnels. Cette structure permet de remédier à l'insuffisance de la structure de base du circuit Flash, permettant un convertisseur A / D haute vitesse et haute résolution. Cette structure remplace progressivement les structures SAR et intégratives de longue date, ainsi qu'une structure de circuit bit par bit. Sur cette base, vous obtiendrez une structure de circuit a appelée pliage (également appelée structure MAG - AMPS). Il s'agit d'une structure de sortie série greycode. Ces techniques de conception de circuits sont un développement de convertisseurs A / D haute vitesse, haute résolution et haute performance. A joué un rôle positif de facilitation.

En outre, dans la technologie de conception de circuit de convertisseur A / D haute résolution, la structure de circuit Sigma - Delta est actuellement une technologie de conception de circuit très populaire. Cette structure de circuit n'est pas seulement utilisée pour les convertisseurs A / D à basse ou moyenne vitesse à haute résolution. Les structures de circuits SAR et d'intégration seront progressivement remplacées et une combinaison de cette structure avec une structure Pipeline devrait permettre des convertisseurs A / D à plus haute résolution et à plus grande vitesse.

Circuit de stabilisation de rapport cyclique anti - Horloge PCB

La complexité des systèmes électroniques augmente également avec l'expansion continue et l'amélioration des performances des systèmes électroniques dans les équipements d'armes de la nouvelle ère. Afin d'assurer l'échantillonnage des données, la rétroaction de contrôle et les capacités et performances de traitement numérique des systèmes électroniques, les convertisseurs A / D sont également de plus en plus exigeants pour les systèmes électroniques militaires modernes, en particulier pour les systèmes de communication de données militaires et les systèmes d'acquisition de données. La demande de convertisseurs A / D haute vitesse et haute résolution augmente. Circuit de stabilisation du rapport cyclique d'horloge en tant que circuit à grande vitesse, l'unité centrale d'un convertisseur A / D de haute précision joue un rôle essentiel dans les performances du rapport signal sur bruit (SNR) et des bits significatifs (enob) du convertisseur. Il est donc nécessaire d'assurer un convertisseur A / N haute vitesse et haute précision. Pour améliorer les performances, il est nécessaire de garantir un rapport cyclique approprié et une gigue moindre pour les horloges d'échantillonnage et de codage. Une étude du circuit de stabilisation du rapport cyclique d'horloge est donc très nécessaire.

Comme le circuit de stabilisation du rapport cyclique d'horloge est l'unité de base du convertisseur A / D haute vitesse et haute précision, et qu'il n'y a pratiquement pas de produit de circuit de stabilisation du rapport cyclique d'horloge séparé, il n'est rapporté que dans le convertisseur A / D haute vitesse et haute précision. Les produits d'Adi permettent d'améliorer les performances d'échantillonnage par rapport aux produits d'autres sociétés, principalement grâce à l'amélioration du circuit DCS (cycle cycle ratio Stabilizer). Le circuit DCS est chargé de réduire la gigue du signal d'horloge et le rythme d'échantillonnage dépend de l'horloge. En ce qui concerne le signal, les anciens circuits DCS de chaque société ne peuvent contrôler que la gigue à environ 0,25 PS, tandis que les nouveaux produits haute performance ad9446 et ltc2208 peuvent réduire la gigue à environ 50 fs. En général, la réduction de la gigue permet d'améliorer le SNR et donc la résolution effective (enob: Effective bit Number) et d'atteindre des taux d'échantillonnage supérieurs à 100 MSPS tout en atteignant un nombre quantifié de 16 bits. Si vous augmentez le taux d'échantillonnage sans contrôler la gigue, l'enob diminue et la résolution requise n'est pas obtenue. Il n'est pas possible d'augmenter le nombre de bits de quantification. Avec l'évolution des convertisseurs A / N haute performance, les circuits DCS peuvent évoluer vers des vitesses plus élevées, moins de Gigue et moins de stabilité. Le tableau 1 répertorie les rapports cycliques des horloges dans les convertisseurs A / d étrangers. Indicateurs des principaux paramètres techniques du circuit de stabilisation.

En fait, la gigue de 60fs de l'ad est de loin minime. Maintenant, la gigue de l'ouverture est généralement contrôlée à environ 1 PS, et une gigue au - dessus de ce nombre, voire de quelques dizaines de PS, n'a pratiquement pas beaucoup de sens.

Méthode d'implémentation d'un circuit de stabilisation anti - Horloge PCB

D'après la situation actuelle de la recherche à la maison et à l'étranger, les circuits d'horloge utilisés pour stabiliser les ADC à grande vitesse sont principalement des boucles à verrouillage de phase (Phase Locked Loop, PLL). Un système à verrouillage de phase est essentiellement un système de contrôle de phase en boucle fermée. En termes simples, il s'agit d'un circuit permettant de synchroniser le signal de sortie avec le signal d'entrée en fréquence et en phase, c'est - à - dire que la différence de phase entre le signal de sortie et le signal d'entrée de l'oscillateur est nulle ou reste constante après le passage du système dans un état verrouillé (ou synchrone). En raison des nombreuses excellentes caractéristiques de la boucle à verrouillage de phase, elle peut être largement utilisée dans la génération et la distribution d'horloges de processeur haute performance, la synthèse et la conversion de fréquence du système, ainsi que le suivi automatique de l'Accord de fréquence, l'extraction synchrone de bits dans les communications numériques, le verrouillage de phase, le doublage et la Division de phase, etc.

Cet article propose la conception d'une DLL à verrouillage de phase retardé (delay Locked Loop DLL). En effet, la PLL utilise principalement des discriminateurs de phase et des filtres pour surveiller le signal d'horloge de rétroaction et le signal d'horloge d'entrée, puis utilise la différence de tension résultante pour contrôler l'oscillateur commandé en tension pour produire un signal similaire à l'horloge d'entrée, ce qui a finalement pour but de verrouiller la fréquence. La fonction de la DLL est d'insérer une impulsion de retard entre l'horloge d'entrée et l'horloge de rétroaction jusqu'à ce que les fronts montants des deux horloges soient alignés, et lorsque la synchronisation est mise en oeuvre, la boucle à verrouillage de phase de retard DLL sur puce peut être verrouillée dans son intégralité lorsque le bord de l'impulsion d'horloge d'entrée et le bord de l'impulsion de rétroaction sont alignés. Une fois l'horloge verrouillée, le circuit n'est plus réglé et il n'y a pas de différence entre les deux horloges. De cette façon, la boucle à verrouillage de phase à retard sur puce utilise l'horloge de sortie DLL pour compenser le retard causé par le réseau de distribution d'horloge, améliorant ainsi efficacement la source et la charge d'horloge. Délai entre. Tout d'abord, la ligne à retard est moins affectée par le bruit que l'oscillateur. En effet, le passage par zéro endommagé dans la forme d'onde disparaît à l'extrémité de la ligne à retard et est recyclé dans le circuit oscillant, ce qui engendre un retard plus important; d'autre part, le temps de retard varie rapidement dans la plage de variation de la tension de commande dans la DLL, c'est - à - dire que la fonction de transfert est simplement égale au gain kbcdl de vcdl. En bref, les oscillateurs utilisés dans la PLL ont une accumulation d'instabilité et de déphasage qui tend à dégrader les performances de la PLL lorsque l'horloge de compensation seule provoque un retard dans le temps dans le réseau. Par conséquent, la stabilité et la vitesse de stabilisation des DLL sont meilleures que celles des PLL.

Conception globale de structure de circuit pour la correction de carte PCB

La structure générale du circuit de stabilisation du rapport cyclique d'horloge est représentée en pointillés sur la figure 1. Il se compose d'un amplificateur tampon d'entrée a, d'interrupteurs K1, K2 et d'une boucle à verrouillage de retard (DLL).

Lorsque la fréquence d'horloge d'échantillonnage est inférieure à la limite inférieure de la limite de fonctionnement de la DLL, les interrupteurs K1 et K2 sont fermés vers le haut et la DLL est bypassée; Lorsque les interrupteurs K1 et K2 sont fermés vers le bas, la DLL commence à fonctionner et ajuste la phase du signal d'horloge d'entrée pour obtenir l'horloge d'entrée. Le rapport cyclique est proche de 50% et la gigue est inférieure à 0,5 ps.

Boucle à verrouillage de phase retardée anti - PCB (DLL)

La structure d'une boucle à verrouillage de retard (DLL) est similaire à celle d'une boucle à verrouillage de phase (PLL) ordinaire, à la différence qu'elle utilise une ligne à retard commandée en tension (vcdl, Voltage Controlled Delay Line) à la place d'un oscillateur commandé en tension. Son schéma structurel est représenté sur la figure 2. Une DLL commune comprend quatre modules principaux: un détecteur de phase, un circuit de pompe de charge, un filtre de boucle et un vcdl. Une ligne à retard commandée en tension est une chaîne ouverte formée d'une série d'alimentations variables à retard commandées en tension en série dont le signal de sortie est le retard ntd du signal d'entrée. L'entrée et la sortie de la ligne à retard commandée en tension sont envoyées à un détecteur de phase pour comparaison, verrouillant la différence de phase entre les deux à un cycle (comparaison en phase) ou à un demi - cycle (comparaison en opposition de phase) par l'intermédiaire d'une boucle à verrouillage de phase, puis à chaque retard, le temps de retard de la cellule étant T / N ou t / 2n, où N est la progression du retard.

La fonction du détecteur de phase dans la DLL est d'identifier les erreurs de phase et d'ajuster les erreurs de la pompe de charge pour contrôler la fréquence de sortie de l'oscillateur de tension. Les caractéristiques communes des détecteurs de phase sont le cosinus, les dents de scie et les triangles. Les détecteurs de phase peuvent être divisés en deux types: les détecteurs de phase analogiques et les détecteurs de phase numériques. Les principaux indicateurs sont:

(1) courbe caractéristique de détection de phase. C'est - à - dire que la tension de sortie du détecteur de phase varie avec la différence de phase du signal d'entrée. Cette caractéristique exige qu'il soit linéaire et qu'il ait une grande plage de linéarité.

(2) sensibilité de détection de phase. C'est - à - dire la tension de sortie produite par la différence de phase unitaire, en V / Raj. La sensibilité de discrimination de phase d'un détecteur de phase idéal doit être indépendante de l'amplitude du signal d'entrée. Lorsque la caractéristique de discrimination de phase est non linéaire, elle est généralement définie comme la sensibilité au point PT = 0.

(3) la plage de discrimination de phase, c'est - à - dire la plage de phase dans laquelle la tension de sortie varie de manière monotone avec la différence de phase.

(4) Fréquence de fonctionnement du détecteur de phase.

La pompe de charge dans la DLL est en fait un interrupteur de charge qui peut convertir la différence de phase et l'hystérésis d'avance en courant, qui est ensuite converti en une tension de commande par l'effet intégrateur d'un condensateur du premier ordre, puis utiliser cette tension de commande de rétroaction pour contrôler le temps de retard. Pour obtenir le retard de phase requis.

La DLL a deux fonctions: l'une est de détecter le rapport cyclique; L'autre est la détection de la gigue d'horloge. Comme le verrouillage retardé est de 50% de la période d'horloge, lorsque le détecteur de phase (PDF) détecte un rapport cyclique supérieur à 50%, la pompe de charge (CP) monte pour réduire le rapport cyclique et inversement, descend pour augmenter le rapport cyclique.

La conception du circuit de stabilisation d'horloge de convertisseur A / D haute précision et haute vitesse pour la correction de PCB est présentée ci - dessus. IPCB est également fourni aux fabricants de PCB et à la technologie de fabrication de PCB