Substrat De Boîtier IC - SRAM - exigences pour les boîtiers et les puces au niveau de la tranche

Circuits imprimés IC et Encapsulation - quand il s'agit de l'avenir de la technologie portable, le processus futur de l'innovation dans la technologie portable est clair. Il est clair que pour réussir, l'électronique portable doit être petite et performante. Cet article se concentre sur les exigences de l'encapsulation au niveau de la puce au niveau de la tranche dans SRAM.

Pour réduire l'empreinte et donc l'espace total de la carte, les microcontrôleurs migrent vers des nœuds de processus plus petits toutes les deux générations. Dans le même temps, ils évoluent pour effectuer des opérations plus complexes et plus puissantes. Comme les opérations deviennent de plus en plus complexes, il est urgent d'augmenter le cache. Malheureusement, pour chaque nouveau nœud de processus, l'ajout d'un cache embarqué (SRAM embarqué) devient difficile pour de nombreuses raisons, notamment un ser plus élevé, un rendement inférieur et une consommation d'énergie plus élevée. Les clients ont également des exigences SRAM personnalisées. Pour que les fabricants de MCU fournissent toutes les tailles de cache possibles, ils doivent avoir un portefeuille de produits trop grand pour être géré. Cela conduit à la nécessité de limiter la SRAM embarquée sur le cœur du Contrôleur et de la mettre en cache via une SRAM externe. Cependant, l'utilisation d'une SRAM externe est confrontée au défi de la miniaturisation, car la SRAM externe prend beaucoup de place sur la carte PCB. Grâce à son architecture à six transistors, la réduction de la taille de la SRAM externe en la portant sur un noeud de processus plus petit introduirait les mêmes problèmes que ceux rencontrés dans la miniaturisation de la SRAM embarquée. Cela nous amène à la prochaine alternative à ce problème séculaire: réduire le rapport entre le boîtier de la puce et la taille de la puce dans une SRAM externe. Typiquement, les puces SRAM encapsulées sont plusieurs fois plus grandes (jusqu'à 10 fois) que les puces nues. Une solution commune à ce problème est de ne pas utiliser de puces SRAM encapsulées du tout. Il est logique de prendre une puce SRAM (taille 1 / 10), puis de l'encapsuler avec la puce MCU en utilisant une technologie d'encapsulation Multi - puce complexe (MCP) ou d'encapsulation 3D (également appelée Encapsulation au niveau du système SIP). Mais cette approche nécessite un investissement important et ne fonctionne que pour les plus grands fabricants. Du point de vue de la conception, cela réduit également la flexibilité, car les composants du SIP ne sont pas facilement remplacés. Par exemple, s'il y a une nouvelle technologie SRAM, nous ne pouvons pas facilement remplacer les puces SRAM dans sip. Pour remplacer n'importe quelle puce nue dans le paquet, le SIP entier doit être revalidé. La requalification nécessite un réinvestissement et plus de temps. Alors, y a - t - il un moyen d'économiser de l'espace sur la carte tout en excluant SRAM du MCU sans causer de problèmes au MCP? Pour revenir au rapport de taille de la puce de base, nous voyons vraiment de la place pour des améliorations significatives. Pourquoi ne pas vérifier s'il y a un emballage qui s'adapte bien au moule? En d'autres termes, si vous ne pouvez pas ouvrir l'emballage, réduisez l'échelle de taille. La méthode la plus avancée actuellement consiste à réduire la taille des boîtiers de puce en utilisant wlcsp (Wafer level Chip level Packaging). Wlcsp fait référence à la technologie consistant à découper des cellules individuelles sur une plaquette en petits morceaux, puis à les assembler dans un boîtier. Le dispositif est essentiellement une puce nue avec un début convexe ou un motif de matrice sphérique et ne nécessite aucune connexion de ligne de jonction ou de couche intermédiaire. Selon les spécifications, la surface du boîtier au niveau de la puce est supérieure de 20% à celle de la puce. Le processus a maintenant atteint un niveau d'innovation et les usines de fabrication peuvent produire des composants CSP sans augmenter la surface de la puce (il suffit d'augmenter légèrement l'épaisseur pour s'adapter aux bosses / sphères). Les chiffres. L'Encapsulation sur plaquette (wlcsp) fournit la méthode la plus avancée pour réduire la taille des plaquettes nues encapsulées. Le wlcsp présenté ici a été développé par deca technologies et n'augmente pas la surface des puces qui le composent. (Source: deca technologies / Cypress Semiconductor) Le CSP présente certains avantages par rapport aux films non revêtus. Les périphériques CSP sont plus faciles à tester, à manipuler, à assembler et à réécrire. Ils ont également des propriétés de conductivité thermique améliorées. Lorsque le noyau est transféré à un nouveau nœud de processus, il est possible de réduire le noyau tout en standardisant la taille du CSP. Cela garantit que les composants CSP peuvent être remplacés par des composants CSP de nouvelle génération sans complications liées au remplacement du moule. De toute évidence, ces économies d'espace sont importantes en termes de besoins en wearables et en électronique portable. Par example, le BGA à 48 billes actuellement utilisé dans les mémoires IC de nombreux wearables a une taille de 8mmx6mmx1mm (48mm3). En comparaison, la même taille de composant dans un boîtier CSP est de 3,7 mmx3,8 mmx0,5 mm (7 mm3). En d'autres termes, vous pouvez réduire le volume de 85%. Cette économie peut être utilisée pour réduire la surface et l'épaisseur du PCB pour les appareils portables. Par conséquent, les besoins des fabricants de wearables et de l'Internet des objets (IOT) pour les appareils basés sur wlcsp ne se limitent pas à la SRAM, mais sont nouveaux.