Blog de PCB - Análisis del ruido de conmutación sincrónica basado en FPGA en PCB

En PCB Board,Análisis del ruido de conmutación simultánea para FPGA, La tecnología CMOS de hoy permite que un solo dispositivo FPGA tenga múltiples I/Interfaz o. Al mismo tiempo, En los últimos años, Baja potencia se ha convertido en el concepto principal de alta velocidad I/Interfaz o. El método eficaz para reducir el consumo de energía es reducir la tensión, La reducción de tensión dará lugar a una menor tolerancia al ruido permitida por I/Interfaz o. Por consiguiente,, it is imperative for FPGA users to quantify system-Cantidad synchronous switching noise (SSN) in the context of chips, Embalaje, PCB. Este artículo introduce sistemáticamente SSN, Se hace hincapié en la SSN causada por el Buffer de salida FPGA. This noise is commonly referred to as synchronous switching output noise (SSO) and is distinct from SSN due to input buffering. Se introducen las razones de la generación de un solo signo de inicio de sesión a nivel de sistema y se propone un método de modelado jerárquico de un solo signo de inicio de sesión a nivel de sistema.. También explica cómo asociar un modelo de registro único con mediciones de dominio de frecuencia y dominio de tiempo, Y presenta varios PCB Board Métodos de diseño para reducir la SSO.

The formation mechanism of system-level SSO
A PCB Board FPGA es un sistema complejo que puede dividirse en partes de chips que contienen circuitos activos, Parte del paquete con dispositivo pasivo integrado que soporta el seguimiento, Y la parte de la placa de Circuito, que proporciona la conexión con el mundo exterior para FPGA . En tales sistemas, Es difícil entender las características del ruido en el chip. Por consiguiente,, Es muy valioso cuantificar el inicio de sesión de un solo signo en el extremo cercano y lejano de la trayectoria de PCB conectada a FPGA. There are two main factors that cause SSO: the impedance of the power distribution network (PDN) and the mutual inductive coupling between switch I/Sistema operativo. Desde el punto de vista del sistema, Pdn contiene niveles de obleas, Nivel de paquete, Y componentes a nivel de tablero para la alimentación de circuitos CMOS. Cuando un cierto número de circuitos de conducción de salida CMOS se encienden simultáneamente, Un elemento de circuito de inducción en el que una gran corriente fluye instantáneamente a la pdn, Causa caída de tensión delta - I. Inductancia parasitaria generada por la estructura de interconexión, Por ejemplo, la bola de soldadura de potencia y PCB Board. Esta corriente rápida también excita ondas electromagnéticas radiales entre fuentes de energía/Pares de estratos de puesta a tierra, Rebote del borde del plano PCB Board, Resonar entre el poder/Plano terrestre, Causa fluctuaciones de tensión.

Otra razón importante para SSO es el acoplamiento mutuo, Especialmente en los bordes de los paquetes de chips/PCB Board. La bola de estaño en el paquete bga del CHIP y el agujero a través del PCB pertenecen a la estructura de múltiples conductores estrechamente acoplados.. Cada I/Bola de soldadura o y su contraparte PCB Board El orificio forma un bucle cerrado con la bola de estaño de puesta a tierra y el orificio de puesta a tierra adyacente. Cuando el Estado de múltiples I/Cambio simultáneo del puerto o, Transitorio I/La corriente o fluye a través de estos circuitos de señal. Este transitorio I/La corriente o, a su vez, genera un campo magnético variable en el tiempo, invade los bucles de señal adyacentes e induce ruido de tensión.
El modelo de inicio de sesión único debe reflejar el mecanismo básico de inicio de sesión único. La figura 1 muestra un modelo jerárquico para predecir SSO en PCB. En una oblea, Lo que se necesita es un modelo de Buffer de salida que proporcione la distribución actual en la fuente de alimentación y la línea de señal con complejidad limitada.. Encapsulado, Por simplicidad, El modelo pdn y el modelo de acoplamiento de señales se pueden obtener utilizando herramientas de modelado, respectivamente., Sin embargo, la interacción entre la pdn y el modelo de acoplamiento de señales debe considerarse cuidadosamente.. Estos dos modelos Act úan como puentes, El modelo de Buffer de salida y el modelo de Buffer de salida PCB BoardModelo horizontal del lado de la bola de soldadura. Los modelos pdn de PCB suelen incluir fuentes de alimentación/Plano y volumen de la tierra/Condensador de desacoplamiento en él, El modelo de acoplamiento de señales de PCB incluye una matriz de agujeros estrechamente acoplada y una trayectoria de señal libremente acoplada en diferentes capas de señal. . La interacción entre los dos PCB BoardEl modelo de nivel ocurre en PCB Board A través de la matriz, Desde aquí, la conversación cruzada inducida introduce el ruido en el modelo pdn, El ruido delta - I a su vez reduce I/Calidad de la señal o. Este método de modelado jerárquico puede mantener razonablemente la precisión de la simulación y mejorar la eficiencia computacional del sistema complejo..

En, Para Placa de circuito impreso Equipado con FPGA, Se introducen dos métodos básicos de diseño para reducir el signo único basado en el mecanismo de generación del signo único..
1. Design method to reduce inductive coupling
The simulation results show that the inductive coupling at the chip package/La interfaz PCB es responsable de la aparición de picos de alta frecuencia en la forma de onda SSO. El tamaño de la señal t — D se compone de un agujero a través de la señal de retorno y un agujero a través de la tierra cerca de él. El tamaño del circuito indica la fuerza del acoplamiento inductivo. Cuanto mayor es el área de I/Circuito de interferencia o, Cuanto más fácil es el campo magnético generado para invadir el bucle perturbado adyacente. Cuanto mayor sea la región perturbada I/Circuito de señal o, Cuanto más fácil es ser molestado/Circuito o. Por consiguiente,, Para reducir la conversación cruzada y el parámetro t, Debe prestarse atención al uso de diluyentes PCB BoardS en diseño, La clave soy yo./Sistema operativo en PCB Board Debe extraerse de la capa de señal más superficial. Al mismo tiempo, Los diseñadores pueden reducir la conversación cruzada acortando la distancia entre I/O a través del agujero y la tierra a través del agujero. El diseñador se especializa en conectar un par de I/O instale la almohadilla en el suelo y en el plano vccio para reducir el área del bucle de señal correspondiente al pin perturbado y al pin perturbado. En el Banco 1, El PIN af30 es un pin interferido. En el diseño de FPGA, Seis Pines w24, W29, Ac25, Ac32, La programación ae31 y ah31 se establece en la lógica "0", Están conectados a PCB Board A través del orificio. Cinco Pines u28, Aa24, Aa26, Programe ae28 y ae30 a la lógica "1" y Conéctese a PCB Board. Otros 68 I/Los puertos o experimentan transiciones de Estado simultáneas a 10 MHz, Así que son alfileres de interferencia. Para comparar, I/Os w24, W29, Ac25, Ac32, Ae31, Ah31, U28, Aa24, Aa26, En el Banco de cilindros 2, ae28 y ae30 no están programados como alfileres de tierra o vccio, Pero están vacíos., Otros 68 yo/O todavía abierto y cerrado al mismo tiempo. Las pruebas experimentales muestran que el rebote del suelo en el Banco 1 af30 se reduce en un 17% en comparación con el Banco 2 g30., La caída de potencia también se redujo en un 13%. Los resultados de la simulación también verifican esta mejora.. La distancia d entre el circuito de interferencia y el circuito de interferencia se acorta debido a la existencia de pin de tierra programable, Reducción prevista de la SSO, Como se muestra en la figura 2. Sin embargo,, La mejora se ve limitada por la incapacidad de reducir el área del bucle de señal en el paquete de chips.

2. Reduce PDN impedance through reasonable Diseño
The impedance between VCCIO and ground pins at the interface on the PCB is an important criterion for evaluating the PDN performance of an FPGA chip. La Impedancia de entrada se puede reducir mediante la adopción de una estrategia de desacoplamiento eficaz y el uso de una potencia más delgada./Pares de estratos de puesta a tierra. Sin embargo,, Un método eficaz es acortar la longitud del orificio de alimentación que conecta la bola de soldadura vccio al plano vccio.. Y, Acortar el paso de potencia también reduce el bucle que forma con el paso de tierra adyacente, Hacer que el bucle no sea susceptible a perturbaciones I/Cambio de Estado del bucle o. Por consiguiente,, El diseño colocará el plano vccio más cerca del nivel superior del PCB.


En este trabajo se presenta un análisis completo de la simulación del ruido de conmutación simultánea. PCB Board Usando FPGA. Los resultados muestran que la conversación cruzada en la interfaz entre el paquete y el PCB y la distribución de la impedancia pdn en el paquete y el PCB son dos razones importantes para SSO.. Los modelos relacionados se pueden utilizar para ayudar PCB Board Los diseñadores reducen SSO e implementan mejores PCB Board design. También se introducen varios métodos para reducir la SSO.. De los cuales, Configurar razonablemente la capa de señal y hacer pleno uso de la puesta a tierra programable/Los pines de alimentación ayudan a reducir la conversación cruzada inducida PCB Board level, Y poner vccio en PCB Board La superposición también puede reducir la impedancia pdn.