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Cableado de líneas de reloj

1. no hay cableado de reloj en la superficie o longitud de cableado = 500mils (cableado de reloj clave en la superficie = 200mils); Y se debe utilizar un plano de tierra completo para el retorno, y el puente no está cruzado ni cruzado.

2. ningún otro cableado pasa por la capa superior del resonador de cristal y el área del Circuito de accionamiento del reloj; (esto a veces es difícil de satisfacer).

3. evite otras líneas de señal alrededor de la línea de señal y cumpla con el principio 3W si es necesario (la distancia central entre las dos líneas es tres veces el ancho de la línea). Esto generalmente no se considera al colocar líneas de datos o líneas de Dirección. Y preste atención a la programación (igual longitud).

4. en la medida de lo posible, la capa de Potencia debe cumplir con el principio 20h en la medida de lo posible: es decir, el límite de la capa de potencia es 20 veces el espesor de la placa de contracción interna con respecto al límite del suelo.

* regla 20h: debido a que el campo eléctrico entre la capa de alimentación y la formación de tierra está cambiando, la interferencia electromagnética irradiará hacia afuera desde el borde de la placa. Esto se llama efecto de borde. La capa de potencia se puede retirar para que el campo eléctrico solo se transmita dentro de la formación de tierra. En unidades H (espesor del medio entre la fuente de alimentación y el suelo), si se contrae a 20h, el 70% del campo eléctrico puede limitarse al borde del suelo; Si la tasa de contracción es de 100h, se puede limitar el campo eléctrico en un 98%.

5. cumplir con el principio de 3W entre relojes de diferentes frecuencias

* regla 3w: para reducir la interferencia entre líneas, la distancia entre líneas debe ser lo suficientemente grande. Cuando la distancia entre los centros de la línea no es inferior a tres veces el ancho de la línea, se puede mantener un campo eléctrico del 70% sin interferencia mutua, lo que se conoce como la regla 3w. Si quieres lograr un campo eléctrico del 98% sin interferencias mutuas, puedes usar la regla de 10w.

6. en ese momento, cuando la capa de señal del reloj cambia y el plano de referencia del retorno también cambia, el agujero de tierra generalmente se coloca al lado del agujero donde la capa de la línea del reloj cambia.

7. distancia entre el cableado del reloj y la interfaz de E / S y el mango > = 1000 mils.

8. la misma longitud entre la línea del reloj y el cableado de la capa plana adyacente < 1000mile.

9. la estructura del reloj de carga múltiple debe ser en forma de estrella en la medida de lo posible. En la implementación real, cuando se camina hacia el Centro de múltiples puntos de carga, generalmente se utiliza el método de bifurcación de igual longitud.

10. en el cableado sdram, la diferencia de longitud entre sdclk y datos es < = 800mil.

11. la velocidad de transmisión típica de la línea de banda (cableado de capa media) es de 180ps / pulgada, y la línea de MICROSTRIP (cableado de superficie) es de 140ps / pulgada.

Requisitos de cableado de interfaz:

1. reglas de la línea de distribución de la diferencia: equidistancia paralela, misma capa, igual longitud.

2. la longitud de la red entre el transformador de interfaz y el conector de interfaz es inferior a 1000 mils.

3. añadir medidas de puente a la línea de restablecimiento que cruza el segmento.

4. el cableado del Circuito de interfaz debe seguir el principio de protección primero y luego filtrado.

5. los transformadores de interfaz, los acopladores ópticos y otros componentes de aislamiento primario y secundario están aislados entre sí, no hay rutas de acoplamiento como planos adyacentes, y el ancho de aislamiento de los planos de referencia correspondientes es superior a 100 mils.

Apilamiento de placas:

1. las capas adyacentes de la capa de componentes son planos de tierra que proporcionan la capa de blindaje del dispositivo y el plano de referencia para la capa de cableado de la capa fija.

2. todas las capas de señal están lo más cerca posible del plano terrestre.

3. trate de evitar 2 capas de señal directamente adyacentes entre sí.

4. la fuente de alimentación principal está lo más cerca posible de ella.

5. considere la simetría de la estructura laminada.

Otras precauciones de cableado:

1. el entorno EMC entre la capa de alimentación y la formación de tierra es pobre, por lo que se debe evitar colocar señales sensibles a la interferencia.

2. la línea de señal no debe tener ángulo recto.

3. trate de acercarse al plano al cableado para evitar la División cruzada. Estas condiciones solo permiten la presencia en líneas de señal de baja velocidad si es necesario cruzar segmentos o no acercarse al plano de tierra de la fuente de alimentación.

Preguntas sobre las habilidades de diseño de PCB

1. en la prueba emc, se encontró que los armónicos de la señal del reloj superaban el estándar muy grave, pero el capacitor de desacoplamiento estaba conectado al pin de alimentación. ¿¿ a qué aspectos se debe prestar atención en el diseño de PCB para inhibir la radiación electromagnética?

Los tres elementos de la compatibilidad electromagnética son la fuente de radiación, la vía de transmisión y la víctima. Las rutas de transmisión se dividen en transmisión de radiación espacial y transmisión por cable. Por lo tanto, para inhibir los armónicos, primero debemos ver cómo se propagan los armónicos. El desacoplamiento de la fuente de alimentación es para resolver el problema de propagación del modo de conducción. Además, se necesitan los emparejamientos y bloqueos necesarios.

¿2. para un conjunto de autobuses (direcciones, datos, comandos) para conducir varios (hasta 4, 5) dispositivos (memoria flash, sdram, otros periféricos...), qué método se utiliza al cableado de pcb?

El impacto de la topología de cableado en la integridad de la señal se refleja principalmente en el tiempo de llegada inconsistente de la señal en cada nodo, y la señal reflejada también llega a un nodo al mismo tiempo, lo que resulta en un deterioro de la calidad de la señal. En general, en topologías estelares, se pueden controlar varias líneas cortas de la misma longitud para que los retrasos de transmisión y reflexión de la señal sean consistentes para obtener una mejor calidad de la señal.

Antes de usar la estructura topológica, es necesario considerar la situación del nodo topológico de la señal, el principio de funcionamiento real y la dificultad de cableado. El impacto de los diferentes amortiguadores en la reflexión de la señal es inconsistente, por lo que la topología en forma de estrella no puede resolver el retraso en el bus de dirección de datos conectado a flash y sdram, por lo que no puede garantizar la calidad de la señal; Por otro lado, las señales de alta velocidad generalmente no se cargan a alta velocidad para la comunicación entre DSP y sdram, por lo que en la simulación de alta velocidad, solo es necesario garantizar la forma de onda en el nodo donde la señal de alta velocidad real funciona eficazmente sin prestar atención a la forma de onda en la memoria flash; Se compararon las topologías en forma de estrella con las cadenas de crisantemos y otras topologías. En otras palabras, el cableado es más difícil, especialmente cuando una gran cantidad de señales de dirección de datos utilizan topologías en forma de estrella.

3. en el diseño de pcb, el cable de tierra generalmente se divide en un lugar de protección y un lugar de señal; La puesta a tierra de la fuente de alimentación se divide en puesta a tierra digital y puesta a tierra analógica. ¿¿ por qué separar el cable de tierra?

El propósito de dividir la puesta a tierra se debe principalmente a consideraciones EMC y al temor de que la parte digital de la fuente de alimentación y el ruido en la puesta a tierra interfieran con otras señales, especialmente las analógicas a través de la ruta de conducción. En cuanto a la división entre la puesta a tierra de señales y la puesta a tierra de protección, se debe a que las consideraciones de descarga estática de des en EMC son similares al papel de la puesta a tierra de pararrayos en nuestras vidas. No importa cómo lo dividas, al final solo hay una tierra. Es solo que el método de emisión de ruido es diferente.

¿4. al fabricar el reloj, ¿ es necesario agregar un blindaje de tierra a ambos lados?

La adición o no de un cable de tierra bloqueado depende de la situación de conversación cruzada / emi en la placa, que puede empeorar si el cable de tierra bloqueado no se maneja bien.

¿5. ¿ cómo usar powerpcb para establecer el número de capas de 4 capas?

Se puede establecer la definición de capa a

1: sin plano + componente (ruta superior)

2: plano de la Cámara o separación / mezcla (gnd)

3: plano de la Cámara o separación / híbrido (potencia)

4: sin plano + componente (si el componente de un solo lado se puede definir como sin plano + ruta)

Diseño de principios y reglas de diseño de SDRAM

En comparación con el circuito de interfaz SDRAM tradicional. El circuito sdarm registrado tiene restricciones de diseño relativamente laxas para los parámetros eléctricos del circuito, y básicamente no necesita considerar la capacidad de conducción del chip de control principal en el diseño; Sin embargo, debido a que el registro de SDRAM también es un circuito de interfaz más rápido, su diseño de circuito también debe seguir ciertas reglas para garantizar la fiabilidad y estabilidad del circuito.

1) principios y normas de diseño

1. los condensadores de ajuste de fase están diseñados en la entrada del reloj de cada chip, y el valor del capacitor se puede establecer en 10pf, que se puede ajustar de acuerdo con los datos de medición.

2. en los pines de datos de cada chip sdram, se diseñan resistencias de coincidencia en serie. El valor de la resistencia de coincidencia se puede establecer en la isla l0.

3. el reloj de bloqueo de cada chip de bloqueo utiliza diferentes relojes de salida del Circuito de expansión del reloj.

4. el reloj de entrada de cada chip SDRAM utiliza un reloj de salida diferente del Circuito de expansión del reloj.

5. el pin de salida del reloj del chip de expansión del reloj está diseñado para conectar la resistencia de emparejamiento en serie. El valor de la resistencia de coincidencia se puede establecer en la isla l0.

6. la salida del chip de bloqueo está diseñada para conectarse en serie con la resistencia de emparejamiento. El valor de la resistencia de coincidencia se puede establecer en la isla lo.

(2) reglas de cableado

1. línea de datos sdram: el cableado de la señal de datos de mpc824l al mismo chip SDRAM debe controlarse a la misma longitud, y el error de longitud debe controlarse dentro de ± 5%.

2. dirección / línea de control sdram: bloquear el chip al mismo SDRAM

El enrutamiento de la señal de dirección / control del chip debe controlarse con la misma longitud y el error de longitud debe controlarse dentro de ± 5%.

3. el reloj de bloqueo bidireccional que sale del Circuito de expansión del reloj al chip de bloqueo debe controlarse a la misma longitud, y el error de longitud debe controlarse dentro de ± l,27 mm.

4. el reloj de cuatro canales exportado por el circuito de expansión del reloj al chip SDRAM requiere un control de longitud igual, y el error de longitud se controla dentro de ± l,27 mm.

5. la longitud de la señal de dirección / control del chip de bloqueo al chip SDRAM es básicamente la misma que la longitud del Circuito de expansión del reloj a la trayectoria del reloj del chip SDRAM correspondiente, y el error de longitud se controla dentro de ± 5%.

6. la longitud del rastro del reloj de retroalimentación del Circuito de expansión del reloj es básicamente la misma que la longitud promedio del rastro del Circuito de expansión del reloj al chip sdram, y el error de longitud se controla dentro de ± 10%.

7. la longitud de la línea de datos, la línea de dirección, la línea de control y la línea de reloj entre mpc824l y el chip SDRAM es básicamente la misma, y el error de longitud se controla dentro de ± 10%.

(3) reglas de diseño

1. todos los condensadores de ajuste de fase se colocan cerca del extremo receptor.

2. todas las resistencias de emparejamiento de la serie de relojes se colocan cerca del transmisor.

3. la resistencia de coincidencia en serie del pin de datos del chip SDRAM se acerca al chip sdram.

4. la resistencia de coincidencia en serie del terminal de salida del chip de bloqueo se coloca cerca del terminal de salida.

(4) otras reglas de diseño

1. cada cableado debe ser controlado por resistencia, es decir, el cableado de un solo extremo debe ser controlado por resistencia de 50 islas.

2. el pin de alimentación del chip debe estar equipado con un capacitor de desacoplamiento, que puede ser de 0,1 ° F. en principio, cada pin de alimentación debe estar diseñado con un capacitor de desacoplamiento y estar lo más cerca posible del pin de alimentación.

3. la formación completa y la capa dinámica deben garantizar al menos una formación completa.

4. la señal del reloj entra en la capa interior tanto como sea posible para reducir el emi.

(5) diseño y puesta en marcha de PCB

Los circuitos de hardware diseñados de acuerdo con las reglas anteriores generalmente solo necesitan ajustar ligeramente el valor del capacitor de ajuste de fase para lograr un funcionamiento estable bajo el reloj SDRAM de 100 mhz. El rango de valores de los condensadores regulados por fase es generalmente de 5 a 15 PF. Si el margen del parámetro de tiempo es suficiente, se puede ajustar el capacitor sin soldadura.

Lo anterior es una introducción a la experiencia de diseño de hardware, IPCB también proporciona fabricantes de PCB y tecnología de fabricación de PCB