Noticias de PCB - Diseño del Circuito de estabilización del reloj del convertidor A / D de alta precisión y alta velocidad para la corrección de PCB

La función principal del convertidor de datos de corrección de PCB es generar ondas analógicas a partir de muestras de tiempo convencionales o generar una serie de muestras de tiempo convencionales a partir de señales analógicas. Por lo tanto, la estabilidad del reloj de muestreo es muy importante. Desde el punto de vista del convertidor de datos, esta inestabilidad (es decir, el temblor aleatorio del reloj) provocará incertidumbre sobre cuándo el convertidor analógico - digital tomará muestras de la señal de entrada. En los sistemas de alta velocidad, el error de tiempo de la forma de onda del reloj o del Oscilador limitará la velocidad máxima de la interfaz digital de E / S. No solo eso, también aumentará la tasa de error de bits del enlace de comunicación e incluso limitará el convertidor A / D. (adc) rango dinámico, para obtener el mejor rendimiento del convertidor de datos, es extremadamente importante seleccionar correctamente el reloj de muestreo y Codificación.

Circuito ADC a prueba de PCB

En los últimos años, la investigación extranjera sobre convertidores A / D de alta velocidad ha sido la más activa, y algunas estructuras mejoradas han aparecido en la estructura básica de memoria flash [2], como la estructura de circuito de subregión (como la estructura de semimemoria flash, la estructura de tuberías, la estructura de varios niveles, la estructura de varios pasos). De hecho, son estructuras de circuitos compuestas por múltiples estructuras de circuitos flash y otras formas diferentes de circuitos funcionales. Esta estructura puede compensar las deficiencias de la estructura básica del Circuito de memoria flash y realizar un convertidor A / D de alta velocidad y alta resolución. Esta estructura está reemplazando gradualmente la estructura SAR e integral de larga data, así como una estructura de circuito poco a poco. Mejorando aún más sobre esta base, obtendrá una estructura de circuito a llamada plegable (también conocida como estructura MAG - amps). esta es una estructura de salida en serie de código gree. Estas tecnologías de diseño de circuitos son el desarrollo de convertidores A / D de alta velocidad, alta resolución y alto rendimiento. Ha desempeñado un papel positivo en la promoción.

Además, en la tecnología de diseño de circuitos de convertidor A / D de alta resolución, la estructura de circuitos Sigma Delta es una tecnología de diseño de circuitos muy popular en la actualidad. Esta estructura de circuito no solo se utiliza para convertidores A / D de alta resolución, baja o media velocidad. La estructura de circuitos SAR e integrales será reemplazada gradualmente y esta estructura se combinará con la estructura de tuberías, lo que se espera que logre convertidores A / D de mayor resolución y velocidad.

Circuito de estabilización del ciclo de trabajo a prueba de reloj de PCB

Con la expansión continua y la mejora del rendimiento de los sistemas electrónicos en armas y equipos en la nueva era, la complejidad de los sistemas electrónicos también está aumentando. Para garantizar la capacidad y el rendimiento de muestreo de datos, retroalimentación de control y procesamiento digital de los sistemas electrónicos, los sistemas electrónicos militares modernos también requieren cada vez más convertidores A / d, especialmente los sistemas de comunicación de datos militares y los sistemas de adquisición de datos. La demanda de convertidores A / D de alta velocidad y alta resolución está aumentando. Como circuito de alta velocidad, la unidad central del convertidor A / D de alta precisión desempeña un papel vital en el rendimiento de la relación señal - ruido (snr) y el bit efectivo (enob) del convertidor. Por lo tanto, es necesario garantizar un convertidor A / D de alta velocidad y alta precisión. para mejorar el rendimiento, es necesario garantizar que los relojes de muestreo y codificación tengan un ciclo de trabajo adecuado y un menor temblor. Por lo tanto, es muy necesario estudiar el circuito de estabilización del ciclo de trabajo del reloj.

Debido a que el circuito de estabilización del ciclo de trabajo del reloj es la unidad central del convertidor A / D de alta velocidad y alta precisión, y casi no hay productos de circuitos de estabilización del ciclo de trabajo del reloj separados, solo se informa en el convertidor A / D de alta velocidad y alta precisión. En comparación con los productos de otras compañías, los productos de Adi pueden mejorar el rendimiento de muestreo, principalmente gracias a la mejora de los circuitos de países en desarrollo (estabilizadores de ciclo de trabajo). El circuito CDS es responsable de reducir el temblor de la señal del reloj, y el tiempo de muestreo depende del reloj. En términos de señal, los circuitos anteriores de CDS de las empresas solo podían controlar el temblor en unos 0,25 ps, mientras que los nuevos productos de alto rendimiento ad9446 y ltc2208 podían reducir el temblor a unos 50 fs. Por lo general, reducir el temblor puede mejorar el snr, mejorando así la resolución efectiva (enob: número de bits válidos), y puede lograr una tasa de muestreo de más de 100 msps mientras alcanza un número cuantitativo de 16 bits. Si se aumenta la tasa de muestreo sin controlar el temblor, el enob se reducirá y no se podrá obtener la resolución necesaria. Es imposible aumentar el número de bits cuantitativos. Con el desarrollo de convertidores A / D de alto rendimiento, los circuitos CDS pueden desarrollarse hacia una mayor velocidad, menos temblores y estabilidad. La Tabla 1 muestra el ciclo de trabajo del reloj en el convertidor A / D extranjero. Los principales parámetros técnicos del circuito estable.

De hecho, hasta ahora, el temblor de 60 FS de Ad era el más bajo. Ahora, el temblor de apertura suele controlarse en aproximadamente 1 ps, y el temblor por encima de este número o incluso decenas de ps en realidad no tiene mucho sentido.

Método de implementación del Circuito de estabilización anti - reloj de PCB

A juzgar por la investigación actual en el país y en el extranjero, el circuito de reloj utilizado para estabilizar ADC de alta velocidad es principalmente un bucle bloqueado por fase (pll). El sistema de bloqueo de fase es esencialmente un sistema de control de fase de circuito cerrado. En pocas palabras, es un circuito que permite sincronizar la señal de salida con la señal de entrada en términos de frecuencia y fase, es decir, después de que el sistema entra en un Estado de bloqueo (o sincronización), la diferencia de fase entre la señal de salida y la señal de entrada del Oscilador es cero o se mantiene constante. Debido a que el bucle de bloqueo de fase tiene muchas características excelentes, puede ser ampliamente utilizado en la generación y distribución de relojes de procesadores de alto rendimiento, síntesis y conversión de frecuencia del sistema, así como seguimiento automático de ajuste de frecuencia, extracción simultánea de bits en comunicaciones digitales, bloqueo de fase, duplicación de frecuencia de bloqueo de fase y División de frecuencia.

Este artículo presenta un diseño de un bucle de bloqueo de fase de retraso DLL (delay Locked loop dll). De hecho, el pll utiliza principalmente un detector de fase y un filtro para monitorear la señal del reloj de retroalimentación y la señal del reloj de entrada, y luego utiliza la diferencia de voltaje generada para controlar el Oscilador controlado por tensión para producir una señal similar al reloj de entrada, logrando finalmente el propósito de bloquear la frecuencia. La función de la dll es insertar un pulso de retraso entre el reloj de entrada y el reloj de retroalimentación hasta que el borde ascendente de los dos relojes esté alineado, y cuando se logra la sincronización, cuando el borde del pulso del reloj de entrada y el borde del pulso de retroalimentación están alineados, el bucle de bloqueo de fase de retraso En chip DLL puede estar bloqueado en su totalidad. Después de que el reloj está bloqueado, el circuito ya no se ajusta y no hay diferencia entre los dos relojes. De esta manera, el bucle de bloqueo de fase de retraso en el chip utiliza el reloj de salida DLL para compensar el retraso de tiempo causado por la red de distribución del reloj, lo que mejora efectivamente la fuente y la carga del reloj. Retraso de tiempo entre. En primer lugar, la línea de retraso se ve menos afectada por el ruido que el oscilador. Esto se debe a que el cruce cero dañado en la forma de onda desaparece al final de la línea de retraso y se recicla en el circuito oscilante, lo que genera más retraso. en segundo lugar, el tiempo de retraso cambia rápidamente dentro del rango de variación del voltaje de control en el dll, es decir, la función de transferencia es simplemente igual a la ganancia del vcdl kbcdl. En resumen, el Oscilador utilizado en el pll tiene inestabilidad y acumulación de desplazamiento de fase, y tiende a reducir el rendimiento del pll cuando el reloj de compensación causa un retraso de tiempo solo en la red. Por lo tanto, la estabilidad y la velocidad de estabilidad de DLL son mejores que las de pll.

Diseño de la estructura general del Circuito de la corrección de PCB

La estructura general del Circuito de estabilización del ciclo de trabajo del reloj se muestra en el marco punteado de la figura 1. Consta de un amplificador de amortiguación de entrada a, un interruptor k1, K2 y un anillo de bloqueo de retraso (dll).

Cuando la frecuencia del reloj de muestreo está por debajo del límite inferior del límite de trabajo de la biblioteca, los interruptores k1 y K2 se cierran hacia arriba y la Biblioteca se pasa por alto; Cuando los interruptores k1 y K2 se cierran hacia abajo, el DLL comienza a funcionar y ajusta la fase de la señal del reloj de entrada para que el reloj de entrada. ciclo de trabajo cercano al 50% y temblor inferior a 0,5 ps.

Bucle de bloqueo de fase de retraso anti - PCB (dll)

La estructura del bucle de bloqueo de retraso (dll) es similar a la del bucle de bloqueo de fase ordinario (pll), con la diferencia de que utiliza una línea de retraso controlada por tensión (vcdl, línea de retraso controlada por tensión) en lugar de un Oscilador controlado por tensión. Su diagrama estructural se muestra en la figura 2. Un DLL común incluye cuatro módulos principales: detector de fase, circuito de bomba de carga, filtro de bucle y vcdl. La línea de retraso de control de tensión es una cadena abierta formada por una serie de fuentes de alimentación variables de retraso de control de tensión en serie, cuya señal de salida es el ntd de retraso de la señal de entrada. La entrada y salida de la línea de retraso de control de presión se envía al detector de fase para la comparación, bloqueando la diferencia de fase entre los dos en un ciclo (en comparación) o medio ciclo (en comparación inversa) a través del bucle de bloqueo de fase, y luego cada retraso. el tiempo de retraso de la unidad es T / n o t / 2n, en el que n es la progresión del retraso.

La función del detector de fase en el DLL es identificar el error de fase y ajustar el error de la bomba de carga para controlar la frecuencia de salida del Oscilador de tensión. Las características comunes del detector de fase son coseno, diente de Sierra y triángulo. Los detectores de fase se pueden dividir en dos tipos: detectores de fase analógicos y detectores de fase digitales. Los principales indicadores son:

(1) curva característica de detección de fase. Es decir, el voltaje de salida del detector de fase cambia con la diferencia de fase de la señal de entrada. Esta característica requiere que sea lineal y tenga un gran rango lineal.

(2) sensibilidad de detección de fase. Es decir, el voltaje de salida generado por la diferencia de fase de la unidad, en V / raj. La sensibilidad de identificación de fase del detector de fase ideal debe ser independiente de la amplitud de la señal de entrada. Cuando la característica de identificación de fase es no lineal, generalmente se define como una sensibilidad en el punto pt = 0.

(3) rango de identificación de fase, es decir, el rango de fase en el que el voltaje de salida cambia monótonamente con la diferencia de fase.

(4) frecuencia de funcionamiento del detector de fase.

La bomba de carga en el DLL es en realidad un interruptor de carga que puede convertir la diferencia de fase y el retraso avanzado en corriente eléctrica, y luego convertirla en un voltaje de control a través de la acción integral del capacitor de primer orden, y luego utilizar este voltaje de control de retroalimentación para controlar el tiempo de retraso. Para lograr el retraso de fase necesario.

Dll tiene dos funciones: una es detectar el ciclo de trabajo; El otro es detectar el temblor del reloj. Debido a que el bloqueo de retraso es del 50% del ciclo del reloj, cuando el detector de fase (pdf) detecta un ciclo de trabajo superior al 50%, la bomba de carga (cp) sube para reducir el ciclo de trabajo y viceversa, baja para aumentar el ciclo de trabajo.

Lo anterior describe el diseño del Circuito de estabilización del reloj del convertidor A / D de alta precisión y alta velocidad para la corrección de pcb. El IPCB también está disponible para fabricantes de PCB y tecnología de fabricación de pcb.