Tecnología de sustrato IC - Encapsulamiento avanzado para el futuro de 2.5d y 3D

Además de la tecnología avanzada, el embalaje avanzado se ha convertido en una tecnología clave para continuar la Ley de moore. En los últimos años, tecnologías como 2.5d, 3D y pequeños chips se han convertido en temas candentes en la industria de semiconductores. ¿¿ cómo juegan los envases avanzados un papel clave en la continuación de la Ley de moore? ¿¿ cuáles son las características de las tecnologías de encapsulamiento como 2.5d, 3D y microchips?

Han surgido aplicaciones como la inteligencia artificial (ia), la red de vehículos y el 5g, que requieren chips funcionales avanzados con computación de alta velocidad, transmisión de alta velocidad, baja latencia y bajo consumo de energía. Sin embargo, a medida que la demanda de computación se multiplica, cómo continuar la Ley de Moore es un desafío para la industria de semiconductores.

A medida que la microescala del chip se vuelve cada vez más difícil, surgió la integración heterogénea.

En otras palabras, los procesos avanzados de semiconductores se están desarrollando a 7 nm, 5 nm, 3 nm y 2 nm. Por lo tanto, el tamaño del Transistor se acerca al límite de volumen físico del átomo. Las restricciones electrónicas y físicas también dificultan cada vez más que los procesos avanzados sigan reduciéndose y actualizándose.

Por lo tanto, además de seguir desarrollando procesos avanzados, la industria de semiconductores también está buscando otras formas de mantener la miniaturización y eficiencia de los chips. El diseño del chip se ha convertido en una nueva solución para continuar la Ley de moore, y el concepto de sistema de arquitectura de diseño integrado heterogéneo (hidas) ha surgido y se ha convertido en la fuerza motriz de la innovación de los chips ic.

La llamada integración heterogénea, en términos generales, se refiere a la integración de dos chips diferentes, como memoria + chip lógico, fotoelectricidad + componente electrónico, etc., a través de encapsulamiento, apilamiento 3D y otras tecnologías. En otras palabras, la integración de dos chips con diferentes procesos y diferentes propiedades puede llamarse integración heterogénea.

Debido a que el mercado de aplicaciones es más diversificado, el costo, el rendimiento y la población objetivo de cada producto son diferentes, por lo que las tecnologías de integración heterogénea necesarias también son diferentes, y la tendencia de enfoque del mercado está emergiendo gradualmente. Por lo tanto, las fábricas de ic, la industria manufacturera y la industria de equipos semiconductores han invertido en el desarrollo de integración heterogénea, 2.5d, encapsulamiento 3d, chips pequeños y otras tecnologías de encapsulamiento populares se basan en el concepto de integración heterogénea, como brotes de bambú después de brotes de bambú.

2.5d encapsulamiento reduce efectivamente los costos de producción de chips

En el pasado, para integrar los chips, la mayoría de ellos utilizaban tecnologías de encapsulamiento a nivel de sistema (sip), como el encapsulamiento PIP (encapsulamiento en encapsulamiento) y el encapsulamiento pop (encapsulamiento en encapsulamiento). Sin embargo, como teléfonos inteligentes, aiot y otras aplicaciones, no solo se necesita un mayor rendimiento, sino también mantener un tamaño pequeño y un bajo consumo de energía. en este caso, debemos encontrar una manera de apilar más chips para reducir el volumen. por lo tanto, la tecnología de encapsulamiento actual, además del SIP original, también se está desarrollando hacia la tecnología de encapsulamiento tridimensional.

En resumen, el encapsulamiento tridimensional implica el uso de capas intermedias de silicio (capas intermedias de silicio) hechas directamente de chips de silicio, en lugar de usar "portadores de alambre" plásticos anteriores, y encapsular directamente varios chips con diferentes funciones en un chip más eficiente. En otras palabras, añadir chips de silicio al silicio para mantener viva la Ley de Moore aumentando los costos del proceso y las restricciones físicas.

Por su parte, los envases tridimensionales están más familiarizados con los envases 2.5d y 3d, donde comenzamos con los envases 2.5d. El llamado encapsulamiento 2.5d, el concepto principal es colocar procesadores, memorias u otros chips en la capa intermedia de silicio, conectada a través de microagujas, para que los cables metálicos dentro de la capa intermedia de silicio puedan conectarse a las señales electrónicas de diferentes chips. Luego, se utilizan TSV para conectar las protuberancias metálicas inferiores y placas de soporte de alambre para conectar bolas metálicas externas para lograr una interconexión más estrecha entre el chip, el chip y el sustrato de encapsulamiento.

2.5d y encapsulamiento 3D son tecnologías populares de encapsulamiento tridimensional. (fuente: ansys)

La conocida tecnología de encapsulamiento 2.5d en la actualidad no es más que el cowos de tsmc. El concepto de la tecnología cowos es colocar chips semiconductores (como procesadores, memorias, etc.) en una capa intermedia de silicio y luego conectarlos al sustrato inferior a través del proceso de encapsulamiento de chips en obleas (cow). En otras palabras, el chip se conecta primero a la silicio a través del proceso de encapsulamiento del CHIP en el chip (cow), y luego el chip Cow se conecta al sustrato e integra en cowos. Con este modo de encapsulamiento, se pueden encapsular varios chips e interconectar a través de una capa intermedia de silicio para lograr el efecto de encapsulamiento pequeño, bajo consumo de energía y pocos pines.

Concepto de tecnología de encapsulamiento de TSMC cobos. (fuente: tsmc)

Además de los cowos, los envases a nivel de obleas fanout también se pueden clasificar como métodos de encapsulamiento 2.5d. El principio del paquete a nivel de chip es sacar el circuito necesario del extremo del Semiconductor desnudo a la capa de redistribución para formar el paquete. Por lo tanto, no es necesario sellar las placas de carga, los cables eléctricos, las protuberancias, lo que puede reducir los costos de producción en un 30% o hacer que el chip sea más delgado. Al mismo tiempo, el área del chip se puede reducir considerablemente. También puede reemplazar las perforaciones de silicio de alto costo para lograr la integración de diferentes componentes a través de la tecnología de encapsulamiento.

Por supuesto, la tecnología de embalaje tridimensional no es solo 2.5d, sino también embalaje 3D. ¿Entonces, ¿ cuál es la diferencia entre los dos y la industria de semiconductores está utilizando encapsulamiento 3d?

En comparación con el paquete 2.5d, el paquete 3D funciona creando una estructura de Transistor (cmos) en el chip y conectando señales electrónicas de diferentes chips arriba y abajo con agujeros de silicio, lo que permite apilar directamente la memoria u otros chips verticalmente.

El encapsulamiento 3D es la pila directa de chips. (fuente: intel)

TSMC e Intel desarrollan activamente tecnología de encapsulamiento 3D

Intel (intc) y Taiwan Semiconductor (tsmc) tienen sus propias tecnologías de encapsulamiento 3D. Intel está utilizando la tecnología de encapsulamiento 3D "foceros", que utiliza lógica de pila heterogénea para procesar las operaciones y puede apilar cada chip lógico juntos. Esto significa que la pila de chips se ha expandido por primera vez de los medios de silicio pasivos tradicionales y las memorias apiladas a productos lógicos eficientes como cpu, procesadores gráficos e ai. En el pasado, la pila solo se usaba para la memoria, pero ahora la pila heterogénea se utiliza para apilar diferentes combinaciones de memoria y chips informáticos.

Además, Intel está desarrollando tres nuevas tecnologías, a saber, Co - emib, ODI y mdio. El Co - emib puede conectarse a un mayor rendimiento y capacidad computacional y permitir la interconexión de dos o más componentes de focos. Los diseñadores también pueden conectar simuladores, memoria y otros módulos con un ancho de banda muy alto y un consumo de energía muy bajo. La tecnología ODI proporciona una mayor flexibilidad para la comunicación de interconexión omnidireccional entre chips pequeños y medianos. El chip superior puede comunicarse con otros chips pequeños como la tecnología emib, o puede comunicarse verticalmente con el chip desnudo inferior inferior a través de un agujero de silicio (tsv) como la tecnología riveros.

Concepto tecnológico Intel foveros. (fuente: intel)

La tecnología también utiliza grandes agujeros verticales para suministrar energía directamente desde el sustrato de encapsulamiento a la placa desnuda superior. Estos agujeros grandes son mucho más grandes que los agujeros de silicio tradicionales y proporcionan una transmisión de potencia más estable y una resistencia más baja. Y lograr un mayor ancho de banda y menor latencia a través de la pila. Este método reduce el número de agujeros de silicio necesarios en el chip base, libera más área para los componentes activos y optimiza el tamaño de las hojas desnudas.

Por otro lado, TSMC está proponiendo una solución integrada de "chip múltiple 3D y chip integrado de sistemas" (soic). Las soluciones en la placa integrada del sistema superponen directamente los buenos cristales desnudos conocidos de diferentes tamaños, tecnologías de proceso y materiales.

TSMC señaló que la densidad de protuberancias y la velocidad de los chips integrados del sistema son varias veces mayores que las soluciones tradicionales de circuitos integrados 3D que utilizan microcuencas, al tiempo que reducen significativamente el consumo de energía. Además, el chip integrado del sistema es una solución integrada de preprocesamiento que conecta dos o más cristales desnudos antes del encapsulamiento; Por lo tanto, el chipset de integración de sistemas puede utilizar la tecnología avanzada de encapsulamiento de back - end Ifo o cowos de la compañía para integrar aún más otros chips, creando así una potente solución a nivel de sistema "3d * 3d".

Además, TSMC ha lanzado 3dfabric, que reúne soluciones de integración de sistemas 3tic de rápido crecimiento, ofrece una mayor flexibilidad y crea sistemas potentes con fuertes interconexiones en grandes bloques. 3dfabric tiene diferentes opciones de apilamiento de chips delanteros y encapsulamiento de chips traseros para ayudar a los clientes a conectar múltiples chips lógicos juntos, incluso pequeños chips heterogéneos como memorias anchas de alta frecuencia en serie (hbm) o módulos analógicos, de entrada / salida y de radiofrecuencia. 3dfabric combina soluciones 3D delanteras y traseras y complementa la miniaturización de los Transistor para mejorar continuamente el rendimiento y la función del sistema, reducir el tamaño y la apariencia y acelerar el tiempo de comercialización del producto.

Después de la introducción de 2.5d y 3d, chiplets es una de las últimas tecnologías avanzadas de encapsulamiento en la industria de semiconductores. Por último, una breve introducción a las funciones y ventajas de chiplets.

El uso de chiplets tiene tres beneficios. Debido a que el costo de los procesos avanzados es muy alto, especialmente los circuitos analógicos y el I / o son cada vez más difíciles de reducir con el desarrollo de la tecnología de proceso. Los chips dividen los circuitos en pequeños chips independientes, fortalecen sus funciones, tecnología de proceso y dimensiones, y finalmente los integran para superar el desafío de la miniaturización de los procesos. Además, chiplets también puede utilizar chips maduros existentes para reducir los costos de desarrollo y verificación.

En la actualidad, muchos fabricantes de semiconductores han lanzado productos de alto rendimiento en forma de chips. Por ejemplo, la FPGA Intel stratix 10 GX 10m de Intel está diseñada con chips para lograr una mayor densidad y capacidad de componentes. Basado en la arquitectura existente de Intel stratix 10 FPGAs y la avanzada tecnología de puente de interconexión multichip integrado (emib) de intel, el producto integra dos chips lógicos centrales de Intel stratix 10 GX FPGAs de alta densidad y las unidades de E / s correspondientes con la tecnología emib. Lo mismo ocurre con los procesadores de la serie epyc de segunda generación de amd. A diferencia del método de chip de primera generación, que combina la memoria con el I / o para formar una CPU de 14 nm, la segunda generación es separar el I / o y la memoria en un chip y cortar la CPU de 7 nm en ocho chips para combinar.

En resumen, en el pasado, la eficiencia de los chips se mejoraba mediante mejoras en los procesos de semiconductores, pero a medida que el tamaño de los componentes se acercaba a los límites físicos, la miniaturización de los chips se hacía cada vez más difícil. Para mantener el diseño de chips de pequeño tamaño y alta eficiencia, la industria de semiconductores no solo continúa desarrollando procesos avanzados, sino que también mejora la arquitectura de chips, haciendo que los chips pasen de la monocapa original a la pila de varias capas. Por lo tanto, la tecnología avanzada de encapsulamiento también se ha convertido en una de las fuerzas impulsoras clave para mejorar la Ley de moore, liderando la tendencia de desarrollo de la industria de semiconductores.

Las principales tareas del futuro laboratorio inteligente incluyen: establecer un sistema de evaluación del coeficiente intelectual del sistema de inteligencia artificial y llevar a cabo la evaluación del coeficiente intelectual de la inteligencia artificial mundial; Implementar el plan de investigación del cerebro en la nube de Internet (ciudad), construir la tecnología del cerebro en la nube de Internet (ciudad) y el mapa empresarial, y servir para mejorar el nivel de inteligencia de las empresas, industrias y ciudades.