PCB 기술 - 테스트 가능성을 높이기 위한 회로 설계 규칙 개선

소형화가 진행되면서 BGA 케이스에 패키지된 고도로 통합된 마이크로IC, 도체 간 절연 간격을 0.5mm로 줄이는 등 소자와 배선 기술도 크게 발전했다. 두 가지 예일 뿐이다.전자 부품의 배선 설계는 미래 생산 과정에서의 테스트가 순조롭게 진행될 수 있을지에 점점 더 큰 영향을 미친다.다음은 몇 가지 중요한 규칙과 실용적인 기교이다.

특정 규정(DFT 테스트 가능 설계)을 준수함으로써 생산 테스트 준비 및 구현 비용을 크게 절감할 수 있습니다.이 규정들은 여러 해 동안 제정된 것이다.물론 새로운 생산 기술과 부품 기술을 채택한다면 그에 따라 확장하고 조정해야 한다.전자제품의 크기가 갈수록 작아짐에 따라 두가지 특별히 뚜렷한 문제가 나타났다. 첫째, 접촉할수 있는 회로노드가 갈수록 적어지고있다.다른 하나는 회로 테스트 등의 방법이다.애플리케이션이 제한됩니다.이러한 문제를 해결하기 위해 회로 레이아웃에서 새로운 테스트 방법과 혁신적인 어댑터 솔루션을 채택하는 적절한 조치를 취할 수 있습니다.두 번째 문제의 해결 방안에는 처음에 독립적인 프로세스로 사용되었던 테스트 시스템으로 하여금 추가 임무를 맡게 하는 것도 포함된다.이러한 작업에는 테스트 시스템을 통해 메모리 구성 요소를 프로그래밍하거나 통합 구성 요소 자체 검사 (내장 자체 검사, BIST, 내장 자체 검사) 가 포함됩니다.이러한 단계를 테스트 시스템으로 옮기면 전반적으로 더 많은 부가가치를 창출할 수 있습니다.이러한 조치를 순조롭게 실시하기 위해서는 제품 연구 개발 단계에서 반드시 상응하는 고려가 있어야 한다.

1.테스트 용이성

테스트 가능성의 의미는 테스트 엔지니어가 가장 간단한 방법을 사용하여 구성 요소의 특성을 검사하고 예상되는 기능을 충족시킬 수 있는지 확인할 수 있다는 것으로 이해할 수 있습니다.간단히 말해

제품이 기술 규범에 부합되는지 테스트하는 방법은 얼마나 간단합니까?

테스트 프로그램을 쓰는 속도가 얼마나 빠릅니까?

제품 고장은 어느 정도 전면적입니까?

테스트 포인트에 액세스하는 방법은 얼마나 간단합니까?

테스트 가능성을 높이기 위해서는 기계 및 전기 설계 규정을 고려해야 합니다.물론 최상의 테스트성을 실현하려면 일정한 대가를 치러야 하지만 전반 과정에 있어서 일련의 좋은 점이 있기에 제품의 성공적인 생산의 중요한 전제이다.

2. 테스트 친화적인 기술을 개발하는 이유

과거에는 이전 테스트 지점에서 제품을 테스트할 수 없는 경우 문제가 테스트 지점으로만 이동했습니다.생산 테스트에서 제품 결함이 발견되지 않으면 결함의 식별과 진단은 기능 및 시스템 테스트로 간단히 전송됩니다.

반면 오늘날의 사람들은 결함을 가능한 한 빨리 발견하려고 한다.그것의 장점은 원가가 낮을 뿐만 아니라, 더 중요한 것은 오늘날의 제품은 매우 복잡하며, 일부 제조 결함은 기능 테스트에서 전혀 감지되지 않을 수 있다는 것이다.예를 들어, 소프트웨어나 프로그래밍을 미리 설치해야 하는 일부 구성 요소에는 이러한 문제가 있습니다.(예: 플래시 또는 ISP: 시스템 내 프로그래밍 가능 장치).이러한 구성 요소의 프로그래밍은 개발 단계에서 계획되어야 하며, 테스트 시스템도 이러한 프로그래밍을 파악해야 한다.

우호적인 회로 설계를 테스트하는 데는 약간의 돈이 필요하지만, 어려운 회로 설계를 테스트하는 데는 더 많은 돈이 필요하다.테스트 자체는 비용이 들고 테스트 비용은 테스트 수준이 증가함에 따라 증가합니다.온라인 테스트에서 기능 테스트 및 시스템 테스트에 이르기까지 테스트 비용은 갈수록 높아지고 있습니다.테스트 중 하나를 건너뛰면 비용이 더 많이 듭니다.일반적으로 테스트 비용이 한 단계 증가할 때마다 증가 계수는 10배입니다.테스트 우호형 회로 설계를 통해 고장을 조기에 발견할 수 있어 테스트 우호형 회로 설계에 쓴 자금을 신속하게 보상할 수 있다.

3. 문서가 테스트 가능성에 미치는 영향

구성 요소 개발에서 완전한 데이터를 충분히 활용해야만 고장을 완전히 발견할 수 있는 테스트 프로그램을 컴파일할 수 있다.개발 부서와 테스트 부서 간의 긴밀한 협력이 필요한 경우가 많습니다.문서는 테스트 엔지니어의 구성 요소 기능에 대한 이해와 테스트 전략 수립에 논란의 여지가 없는 영향을 미친다.

문서 부족과 구성 요소 기능에 대한 이해 부족으로 인한 문제를 피하기 위해 테스트 시스템 제조업체는 무작위 원리에 따라 테스트 모드를 자동으로 생성하는 소프트웨어 도구에 의존하거나 비벡터 비교에 의존할 수 있습니다.벡터가 아닌 방법은 한 가지로만 계산할 수 있다.일종의 미봉책.

테스트 전 전체 파일에는 부품 목록, 회로 설계 데이터 (주로 CAD 데이터) 및 데이터 테이블과 같은 서비스 어셈블리 기능에 대한 세부 정보가 포함됩니다.테스트 벡터를 컴파일하거나 구성 요소 장애 모드를 정의하거나 일부 사전 조정을 수행하려면 모든 정보가 있어야 합니다.

부품이 잘 용접되었는지, 위치를 지정하는 데 필요한 데이터를 확인하는 등의 기계적 데이터도 중요합니다.마지막으로, 플래시, PLD, FPGA 등과 같은 프로그래밍 가능한 구성 요소의 경우 마지막으로 설치할 때 프로그래밍되지 않으면 테스트 시스템에서 프로그래밍해야 하며 각각의 프로그래밍 데이터도 알아야 합니다.플래시 드라이브의 프로그래밍 데이터는 손상되지 않아야 합니다.플래시 메모리 칩에 16Mbit 데이터가 포함되어 있는 경우 16Mbit를 사용할 수 있어야 오해를 방지하고 주소 충돌을 피할 수 있습니다.예를 들어, 4M 비트 스토리지를 사용하여 구성 요소에만 300K 비트 데이터를 제공하는 경우 이 문제가 발생할 수 있습니다.물론 데이터는 Intel의 Hex 또는 Motorola의 s 레코드 구조와 같은 인기있는 표준 형식으로 준비되어야합니다.대부분의 테스트 시스템은 플래시 또는 ISP 구성 요소를 프로그래밍할 수만 있다면 이러한 형식을 설명할 수 있습니다.위에서 언급한 많은 정보 중 상당수는 부품 제조에도 필요합니다.물론 제조가능성과 시험가능성 사이에는 명확한 구별이 있어야 한다. 왜냐하면 이는 완전히 다른 개념으로서 부동한 전제를 구성하기때문이다.

4. 테스트 가능한 기계 접촉 조건

역학의 기본 규칙을 고려하지 않으면 전기학적으로 테스트 가능성이 높은 회로조차도 테스트하기 어려울 수 있습니다.많은 요소들이 전기 테스트 가능성을 제한할 수 있다.테스트 포인트가 부족하거나 너무 작으면 프로브 어댑터가 회로의 각 노드에 도달하기 어렵습니다.테스트 포인트의 위치 오차와 크기 오차가 너무 크면 테스트 중복성이 떨어지는 문제가 발생한다.프로브 어댑터를 사용할 때는 구멍과 테스트 포인트의 크기 및 위치에 대한 일련의 권장 사항에 주의해야 합니다.

5. 테스트 가능한 최적의 전기 전제 조건

전기전제조건과 기계접촉조건은 량호한 시험가능성에도 마찬가지로 중요하며 량자는 모두 없어서는 안된다.격자선 회로를 테스트할 수 없습니다.시작 입력 단자가 테스트 지점을 통과하지 못하거나 시작 입력 단자가 패키지에 있어 외부에서 액세스할 수 없기 때문일 수 있습니다.원칙적으로 이 두 가지 상황은 모두 엉망이다.테스트를 수행할 수 없게 합니다.회로를 설계할 때 주의해야 할 점은 온라인 테스트 방법을 통해 테스트할 모든 부품은 각 부품이 전기로 절연될 수 있도록 일정한 메커니즘을 갖추어야 한다는 것이다.이 메커니즘은 부품의 출력 단자를 정적 하이옴 상태로 제어할 수 있는 단자 입력을 금지하여 구현할 수 있습니다.

거의 모든 테스트 시스템이 노드의 상태를 거슬러 올라가는 방식으로 모든 상태로 가져올 수 있지만 관련 노드에 대해 금지된 입력을 준비하는 것이 좋습니다.먼저 노드를 높음 옴 상태로 만듭니다.그런 다음 적절한 수준을 "살짝" 추가합니다.

이와 유사하게 주파수 발생기는 항상 지시선, 그리드 회로 또는 삽입식 브리지를 가동하여 발진기 뒷면과 직접 끊어진다.시동 입력 단자는 회로에 직접 연결되지 않고 100옴 저항기를 통해 회로에 연결된다.각 구성 요소에는 고유한 시작, 재설정 또는 제어 핀이 있어야 합니다.많은 부품의 부팅 입력 단자가 하나의 저항기를 공유하고 회로에 연결되는 것을 피해야 한다.이 규칙은 ASIC 어셈블리에도 적용되며 이러한 어셈블리에는 출력을 높음 옴 상태로 만들 수 있는 핀이 있어야 합니다.작동 전압이 켜져 있을 때 부품을 재설정할 수 있다면 테스터 부팅 재설정도 도움이 됩니다.이 경우 테스트 전에 어셈블리를 지정한 상태로 간단히 배치할 수 있습니다.

단락이 발견되지 않으면 부품 고장이 발생할 수 있으므로 사용되지 않는 부품의 지시선 핀도 접근할 수 있어야 합니다.또한 사용되지 않는 그리드 회로는 일반적으로 향후 설계 개선을 위해 사용되며 회로로 변경될 수 있습니다.따라서 처음부터 부품의 신뢰성을 보장하기 위해 테스트해야 합니다.

6. 테스트 용이성 향상

프로브 어댑터 사용 시 테스트 용이성 향상 권장 사항

압축 구멍

대각선 구성

위치 정밀도는 ±0.05mm(±2mil)

지름 정밀도는 ±0.076/0mm(+3/-0mil)

시험점 대비 위치 정밀도 ±0.05mm(±2mil)

위젯 가장자리와의 거리는 최소 3mm

비투과성 접촉

테스트 포인트

가능한 한 방정하다

테스트 지점의 지름은 최소 0.88mm(35mil)입니다.

측정점 치수 정밀도는 ±0.076mm(±3mil)

시험점 사이의 간격 정밀도는 ±0.076mm(±3mil)입니다.

테스트 포인트 간격은 가능한 2.5mm여야 합니다.

주석 도금, 단면 직접 용접 가능

부품 가장자리에서 최소 3mm

모든 테스트 포인트는 가능한 플러그인 플레이트의 후면에 위치해야 합니다.

테스트 포인트는 플러그 플레이트에 균일하게 분포해야 합니다.

노드당 테스트 포인트 최소 1개 (100% 채널)

예비 또는 미사용 도어 회로에 테스트 포인트 있음

전원 공급 장치의 여러 외부 테스트 지점이 서로 다른 위치에 분산되어 있음

구성 요소 로고

같은 방향의 로고 텍스트

모델, 버전, 일련번호 및 바코드를 명시적으로 식별

어셈블리 이름은 명확하게 표시되어야 하며 가능한 한 어셈블리 옆에 직접 표시해야 합니다.

7. 플래시 및 기타 프로그래밍 가능한 구성 요소 정보

플래시의 프로그래밍 시간이 매우 긴 경우도 있습니다 (대형 스토리지 또는 스토리지 그룹의 경우 최대 1 분).따라서 다른 구성 요소를 역방향으로 제어할 수 없습니다. 그렇지 않으면 플래시가 손상될 수 있습니다.이를 방지하려면 주소 버스에 연결된 제어선의 모든 부품이 하이옴 상태여야 합니다.마찬가지로 데이터 버스는 플래시가 비어 있고 다음 단계를 프로그래밍할 수 있도록 격리 상태로 둘 수 있어야 합니다.

시스템 내 프로그래밍 가능 구성 요소 (ISP) 에는 Altera, XilinX 및 Latuce와 같은 회사의 제품과 기타 특수 요구 사항이 있습니다.테스트 가능한 기계적, 전기적 전제 조건 외에도 데이터를 프로그래밍하고 검증할 가능성을 보장해야 한다.Altera 및 Xilinx 구성 요소의 경우 Serial vector format SVF(serial vector format SVF)를 사용하여 최근 거의 업계 표준으로 발전했습니다.많은 테스트 시스템은 이러한 구성 요소를 프로그래밍하고 SVF(Serial 벡터 형식)의 입력 데이터를 사용하여 신호 발생기를 테스트할 수 있습니다.이러한 구성 요소는 경계 스캔 키(boundary scan Kette JTAG)를 통해 프로그래밍되며 일련의 데이터 형식도 프로그래밍됩니다.프로그래밍 데이터를 수집할 때는 프로그래밍할 컴포넌트에만 데이터를 복원하는 것이 아니라 회로의 모든 컴포넌트 체인을 고려하는 것이 중요합니다.

프로그래밍할 때 자동 테스트 신호 발생기는 전체 어셈블리 체인을 고려하고 다른 어셈블리를 바이패스 모델에 연결합니다.대신 Lattice는 JEDEC 형식의 데이터가 필요하며 일반적으로 사용되는 입력 및 출력 단자를 통해 병렬 프로그래밍됩니다.프로그래밍 후 데이터는 부품 기능을 확인하는 데도 사용됩니다.개발 부서에서 제공하는 데이터는 가능한 한 테스트 시스템이 직접 응용하거나 간단한 변환을 통해 응용할 수 있도록 편리하게 해야 한다.

8. 경계 스캔에서 주의해야 할 점(JTAG)

복잡한 구성 요소 세부 메쉬 기반 구성 요소는 테스트 엔지니어가 액세스할 수 있는 몇 가지 테스트 포인트만 제공합니다.이 시점에서 테스트 가능성을 높일 수 있습니다.이를 위해 경계 스캔과 통합 자체 검사 기술을 사용하여 테스트 완료 시간을 단축하고 테스트 효과를 높일 수 있습니다.

개발 엔지니어와 테스트 엔지니어에게 경계 스캔과 통합 자체 검사 기술을 기반으로 한 테스트 전략은 분명히 비용을 증가시킬 것이다.개발 엔지니어는 회로에서 경계 스캔 구성 요소(IEEE-1149.1 표준)를 사용하고 테스트 데이터 입력 TDI, 테스트 데이터 출력 TDO, 테스트 클럭 주파수) - TCK 및 테스트 모드 선택 - TMS 및 ggf와 같은 특정 테스트 핀에 액세스할 수 있도록 시도해야 합니다.테스트 재설정).테스트 엔지니어는 어셈블리에 대한 경계 스캔 모델(BSDL 경계 스캔 설명 언어)을 개발합니다.이때 관련 구성 요소가 지원하는 경계 스캔 기능과 명령을 알아야 합니다.경계 스캔 테스트는 컨덕터 수준의 단락과 회로를 진단합니다.또한 개발 엔지니어가 지정한 경우 경계 검색 명령 "RunBIST" 를 통해 구성 요소의 자동 테스트를 트리거할 수 있습니다.특히 회로에 많은 ASIC 및 기타 복잡한 구성 요소가 있을 때 이러한 구성 요소에는 일반적인 테스트 모델이 없습니다.경계 스캔 어셈블리를 통해 테스트 모델 개발 비용을 크게 절감할 수 있습니다.

각 구성 요소의 시간 및 비용 절감 효과는 다릅니다.IC가 있는 회로의 경우 100% 검색이 필요한 경우 약 400000개의 테스트 벡터가 필요합니다.경계 검색을 사용하면 동일한 장애 발생률에서 테스트 벡터 수를 수백 개로 줄일 수 있습니다.따라서 경계 스캔 방법은 테스트 모델 또는 접촉 회로 노드가 제한되지 않은 경우에 특별한 이점을 제공합니다.경계 검색 사용 여부는 개발, 활용 및 제조 비용의 증가에 따라 달라집니다.경계 검색은 오류 발견 시간, 테스트 시간, 시장 진입 시간 및 어댑터의 비용 요구 사항을 충족해야 합니다.