PCB 기술 - 고속 FPGA 기반 PCB 설계 기술

고속 PCB 디자인이 원리도 노드를 연결하는 것처럼 간단하거나 컴퓨터 모니터에서 볼 수 있는 것처럼 아름다울 수 있다면 아름다운 일이 될 것이다.그러나 설계자가 PCB 설계의 초보자이거나 운이 좋은 경우가 아니라면 실제 PCB 설계는 일반적으로 그들이 수행하는 회로 설계만큼 쉽지 않습니다. 설계가 최종적으로 정상적으로 작동하고 누군가가 성능을 확인하기 전에 PCB 설계자는 많은 새로운 도전에 직면 해 있습니다.이것은 현재 고속 PCB 설계의 현황이며, 설계 규칙과 설계 지침은 끊임없이 변화하고 있다.만약 네가 운이 좋다면, 그들은 성공적인 해결 방안을 형성할 것이다.

대부분의 PCB는 PCB 부품의 작동 원리와 상호 영향, 회로 기판의 입력 및 출력을 구성하는 다양한 데이터 전송 표준에 정통한 원리도 설계자입니다.전문 포투 디자이너 간의 상호 협력 결과, 인쇄회로 동선으로 전환되면 어떤 일이 일어날지.일반적으로 최종 회로기판의 성패는 원리도 설계사가 책임진다.그러나 원리도 디자이너가 우수한 레이아웃 기술에 대해 더 많이 알면 알수록 중대한 문제를 피할 수 있는 기회가 생긴다.

설계에 고밀도 FPGA가 포함되어 있다면 정교하게 설계된 원리도 앞에서 많은 도전에 직면할 수 있습니다.수백 개의 입력 및 출력 포트, 500MHz 이상의 작동 빈도 (일부 설계에서는 더 높을 수 있음), 설계 유닛 간에 원치 않는 간섭을 일으키는 작은 용접구 간격 및 반mm 미만의 용접구 간격이 포함됩니다.서로 영향을 주다.

동시 스위치 노이즈

고속 데이터 라인의 벨과 직렬 교란 문제를 해결하기 위해서는 차분 신호로 전환하는 것이 좋은 첫걸음이다.차등분상의 한 선은 회단이고 다른 한 선은 원전류를 제공하기 때문에 근본적으로 전감효과를 제거할 수 있다.차등 쌍을 사용하여 데이터를 전송할 때 전류가 로컬로 유지되므로 반환 경로에서 감지되는 전류에서 발생하는 "반등" 노이즈를 줄이는 데 도움이 됩니다.최대 수백 MHz 또는 몇 GHz의 무선 주파수에 대해 신호 이론은 임피던스가 일치할 때 최대 신호 전력을 전송 할 수 있음을 보여줍니다.전송선이 일치하지 않으면 반사가 발생하여 일부 신호만 송신기에서 수신장치로 전송되고 기타 부분은 송신기와 수신기 사이에서 왔다갔다하며 반등한다.PCB 상차 신호가 구현하는 품질은 임피던스 일치 (및 기타 측면) 에 큰 영향을 미칠 것입니다.

차등 궤적 설계

차동 흔적선 설계는 제어 임피던스를 가진 PCB의 원리를 기반으로 한다.이 모델은 약간 동축 케이블 같다.제어 임피던스가 있는 PCB에서 금속 평면층은 차폐층으로 사용할 수 있으며, 절연체는 FR4 층 압판, 도체는 신호 흔적선 쌍 (그림 1 참조) 이다.FR4의 평균 개전 상수는 4.2와 4.5 사이입니다.제조 오차가 알려지지 않았기 때문에 동선의 과도한 식각을 초래하여 최종적으로 임피던스 오차를 초래할 수 있다.PCB 흔적선 임피던스를 계산하는 가장 정확한 방법은 필드 분석 프로그램 (일반적으로 2D, 때로는 3D)을 사용하는 것인데, 이는 전체 PCB의 맥스웰 방정식 그룹을 대량으로 직접 구하기 위해 유한원을 사용해야 한다.이 소프트웨어는 흔적선 간격, 선폭, 선 두께, 절연층의 높이를 토대로 EMI 효과를 분석할 수 있다.

디커플링 및 바이패스 콘덴서

실제 PCB 성능이 예상에 부합하는지 확인하는 또 다른 중요한 측면은 디커플링 및 바이패스 콘덴서를 추가하여 제어해야 합니다.디커플링 커패시터를 추가하면 PCB 전원과 접지 평면 사이의 전기 감각을 낮추고 PCB의 모든 신호와 IC의 임피던스를 제어하는 데 도움이 됩니다.바이패스 콘덴서는 FPGA에 깨끗한 전원 공급 장치(충전 팩 제공)를 제공하는 데 도움이 됩니다.전통적인 규칙은 디커플링 커패시터는 PCB 배선이 편리한 곳에 두어야 하며, FPGA 전원 핀의 수가 디커플링 커패시터의 수를 결정한다.그러나 FPGA의 초고전환 속도는 이런 고정관념을 완전히 깨뜨렸다.

일반적인 FPGA 보드 설계에서 전원에 가장 가까운 콘덴서는 부하 전류 변화에 대한 주파수 보상을 제공합니다.저주파 필터를 제공하고 전원 전압이 떨어지는 것을 방지하기 위해 큰 디커플링 콘덴서를 사용했다.전압 저하는 설계 회로를 가동할 때 전압 조절기의 응답 지연으로 인한 것이다.이 큰 전기 용기는 일반적으로 좋은 저주파 응답을 가진 전해질 콘덴서이며 DC에서 수백 kHz까지의 주파수 응답 범위입니다.

FPGA 출력이 바뀔 때마다 신호선을 충전하고 방전해야 하는데 이는 에네르기가 수요된다.바이패스 콘덴서의 기능은 넓은 주파수 범위 내에서 로컬 에너지 저장을 제공하는 것이다.또한 고주파 순간적 고속 전류를 공급하기 위해 작은 직렬 감지를 가진 작은 콘덴서가 필요합니다.느린 응답을 가진 대형 전기 용기는 고주파 콘덴서의 에너지가 소모된 후에도 계속 전류를 공급한다.

일반적으로 디커플링 콘덴서의 경로설정은 오버홀의 수직 거리를 포함하여 절대적으로 짧아야 합니다.경미한 증가도 도선의 전감을 증가시켜 디커플링 효과를 떨어뜨린다.

기타 기술

신호 속도가 증가함에 따라 회로 기판에서 데이터를 쉽게 전송하는 것은 점점 더 어려워지고 있습니다.다른 기술을 사용하여 PCB의 성능을 더욱 향상시킬 수 있습니다.

첫 번째이자 가장 분명한 방법은 간단한 장치 레이아웃입니다.가장 중요한 연결을 위해 가장 짧고 직접적인 경로를 설계하는 것은 상식이지만 이를 과소평가하지 말아야 한다.가장 간단한 전략이 가장 좋은 결과를 얻을 수 있는 이상 왜 조정판의 신호를 번거롭게 해야 하는가?

거의 같은 간단한 방법은 신호선의 너비를 고려하는 것이다.데이터 속도가 622MHz 이상일 때 신호 전도의 피부 흐름 효과가 더욱 두드러진다.거리가 길면 PCB의 매우 얇은 흔적선 (예: 4 또는 5 밀이) 이 감쇠를 설계하지 않은 저통 필터처럼 주파수가 증가함에 따라 신호에 큰 감쇠를 형성합니다.후면판이 길고 주파수가 높을수록 신호선이 넓어야 한다. 길이가 20인치가 넘는 후면판 흔적선의 경우 선폭이 10밀이나 12밀이에 달해야 한다.

일반적으로 보드에서 가장 중요한 신호는 시계 신호입니다.시계선이 너무 길거나 잘못 설계되면 특히 속도가 증가할 때 디더링을 확대하고 다운스트림으로 오프셋합니다.클럭을 전송하기 위해 여러 레이어를 사용하는 것은 피하고 클럭 라인에 구멍을 뚫지 마십시오. 구멍을 뚫으면 임피던스 변화와 반사가 증가하기 때문입니다.내부 레이어를 사용하여 클럭을 배치해야 하는 경우 위쪽과 아래쪽은 지연 시간을 줄이기 위해 지면을 사용해야 합니다.FPGA PLL을 사용하도록 설계되면 출력 평면의 노이즈가 PLL의 디더링을 증가시킵니다.이것이 중요한 경우 PLL에 대한 파워 아일랜드를 생성할 수 있습니다.이 섬은 금속 평면에서 두꺼운 식각을 사용하여 PLL 아날로그 전원을 디지털 전원과 분리할 수 있습니다.

마지막으로 가장 좋은 방법 중 하나는 FPGA 제조업체에서 제공하는 참조 보드를 참조하는 것입니다.대부분의 제조업체는 개인 정보 문제로 인해 특수 응용 프로그램이 필요할 수 있지만 참조 보드의 소스 레이아웃 정보를 제공합니다.이러한 보드에는 일반적으로 FPGA 제조업체가 장치를 식별하고 인증할 때 사용해야 하는 표준 고속 I/O 인터페이스가 포함되어 있습니다.그러나 이러한 보드는 일반적으로 다양한 목적으로 설계되며 특정 설계 요구 사항에 완전히 부합하지 않을 수 있습니다.그럼에도 불구하고 솔루션 구축의 시작점이 될 수 있습니다.

본문 요약

물론 이 글은 일부 기본개념만 토론하였다.여기에서 다루는 모든 주제는 책 전체 분량에서 토론할 수 있다.관건은 PCB 배치 설계에 많은 시간과 정력을 투입하기 전에 목표가 무엇인지 먼저 파악하는 것이다.레이아웃 설계가 완료되면 궤적의 폭이 약간 조정되더라도 재설계에 많은 시간과 비용이 소요됩니다.PCB 레이아웃 엔지니어에게 의존하여 실제 요구 사항을 충족할 수 있는 설계를 수행할 수는 없습니다.시나리오 설계자는 항상 지침을 제공하고 현명한 선택을 하며 솔루션의 성공에 대한 책임을 져야 합니다.