PCB 기술 - PCB 싱글 시스템 (SOC) 설계 및 가공

초대규모 집적회로공예기술의 발전에 따라 칩의 규모가 갈수록 커지면서 수백만개의 문급회로가 하나의 칩에 집적될수 있다.각종 호환 공정 기술의 개발은 같은 칩에 매우 다른 유형의 설비를 집적할 수 있다.그것은 시스템 통합을 위한 광범위한 기술 경로를 열었다.진정한 시스템급 칩 통합은 몇 가지 기능이 복잡한 디지털 논리 회로를 같은 칩에 놓고 하나의 완전한 단편기 디지털 시스템을 구성할 뿐만 아니라 칩의 다른 유형의 전자 기능 부품도 포함한다.,예를 들어, 아날로그 장치 및 전용 스토리지와 같은 일부 응용 프로그램은 무선 주파수 장치 또는 MEMS를 포함하여 확장 할 수 있습니다.일반적으로 시스템급 칩은 적어도 단일 칩에 디지털 시스템과 아날로그 전자 장치를 포함해야 한다.

전용 시스템이 필요합니다.따라서 SOC 설계의 발전은 미래의 집적회로 설계 업계에서 중요한 역할을 할 것이다.본고는 시스템급 칩의 특징에 따라 단편기 시스템의 설계 기술과 필요한 처리 방법을 토론하였다.다중 칩 시스템에 비해 단일 칩 시스템급 칩 설계는 속도, 전력 소비량, 비용 면에서 더 큰 장점을 가지고 있기 때문이다.그 밖에 전자 시스템의 특수성은 서로 다른 응용이 있다.

1. 필름 시스템의 특징

그것은 다음과 같은 특징을 가지고 있다: 시스템급 칩은 전체 전자 시스템의 통합을 실현하는 단일 칩이다.

1. 규모가 크고 구조가 복잡하다.

회로 구조에는 MPUSRA MDRA MEPROM 플래시, ADCDA C 등의 아날로그 및 무선 주파수 회로도 포함됩니다.출시 기간을 단축하기 위해 수백만 개의 게이트, 심지어 수억 개의 구성 요소를 설계했습니다.설계 시작점은 일반 ASIC보다 높으며 기본 논리 및 회로 유닛을 기본 유닛으로 사용할 수 없으며 지적 재산권 IP라고 하는 더 큰 구성 요소 또는 모듈을 사용합니다.검증 방법에는 디지털과 아날로그 회로가 결합된 혼합 신호 검증 방법을 사용해야 한다.각 모듈, 특히 IP를 효과적으로 테스트하기 위해서는 테스트 가능한 설계가 필요합니다.

2.속도가 빠르고 시차관계가 긴밀하다.

이는 설계에 수백 메가바이트의 시스템 클럭 주파수와 모듈 내부와 모듈 간의 복잡한 타이밍 관계와 같은 많은 문제를 야기합니다.신호 무결성, 전자기 간섭 및 신호 간섭과 같은 타이밍 검증, 저전력 설계 및 고주파 효과

딥 마이크로미터의 경우 그리드 지연에 비해 추적 지연이 불가능하거나 부족해지며, 딥 마이크로미터 공정 기술은 주로 시스템급 칩에 사용된다.주요 요인이 된다.이밖에 시스템급칩의 복잡한 시차관계는 회로에서의 시차일치의 난이도를 증가시켰다.심층 마이크로미터 공정의 매우 작은 선 대 선 모멘트와 층 간격은 선과 층 사이의 신호 결합을 강화한다.매우 높은 시스템 작동 주파수 외에도 전자기 간섭과 신호 간섭이 심해져 설계 검증이 어려워진다.

2. SOC 설계 기술

1 설계 재사용

수백만 문 규모의 슬라이스 시스템을 처음부터 설계할 수는 없습니다.보다 높은 수준에서 설계를 구성합니다.더 많은 IP 재사용 기술이 필요합니다.이렇게 해야만 설계를 신속하게 완성하고 설계의 성공을 확보하며 시장의 수요를 만족시키는 저비용 SOC를 얻을 수 있다.

미래에 대비한 설계 및 사용암심은 보통 세 종류로 나뉜다.코어 코어 (core) 를 기반으로 설계된 재사용은 다양한 검증된 하이퍼매크로 단위 모듈 회로를 코어 코어로 만든다.하드코어라고 불리는 하드코어는 특정 프로세스에 연결됩니다.이 시스템의 물리적 레이아웃은 박막 테스트를 통해 검증되었다.새로운 설계에서 특정 기능 모듈로 직접 호출될 수 있습니다.두 번째는 기능 시뮬레이션을 위해 하드웨어 설명 언어 또는 C 언어로 작성된 소프트 코어입니다.셋째, 실체핵심 (firmcore 소프트핵심) 은 배치계획이 있는 종합소프트핵심을 기초로 발전하였다.현재, 설계 재사용 방법은 대부분 실심에 의존하고 있으며, RTL 수준의 묘사와 특정한 표준 단위 라이브러리를 결합하여 논리적 종합 최적화를 진행하고, 문급 네트워크 테이블을 형성하며, 최종적으로 배치 도구를 통해 설계에 필요한 하드코어를 형성한다.이러한 소프트 RTL 통합 접근 방식은 특정 애플리케이션과 결합하여 설명을 적절히 수정하고 특정 애플리케이션의 요구 사항을 충족하기 위해 재검증할 수 있는 설계 유연성을 제공합니다.또한 새로운 라이브러리는 프로세스 기술의 발전에 따라 새로운 프로세스 조건에서 재합성, 최적화, 배치 및 경로설정하고 하드코어를 얻기 위해 재검증하는 데 사용될 수 있습니다.이 방법은 설계 재사용 및 기존 모듈 설계 방법을 구현하는 데 사용됩니다.효율성은 2 ~ 3배 향상됩니다.따라서 0.35um 공정 이전의 설계 재사용은 대부분 이러한 RTL 소프트 코어 합성 방법을 통해 이루어졌습니다.

심층 마이크로미터(DSM은 슬라이스 시스템을 더 크고 복잡하게 만듭니다.공정 기술의 발전에 따라 이러한 종합적인 방법은 새로운 문제에 부딪힐 것입니다.공정이 0.18um 또는 더 작은 크기로 발전함에 따라 그리드 지연을 정확하게 처리하지 않아도 되는 것은 상호 연결 지연이기 때문입니다.수백 메가바이트의 시계 주파수를 제외하고 신호 간의 시계 관계s는 매우 엄격하기 때문에 소프트 RTL 통합 방법을 사용하여 설계 및 재사용의 목적을 달성하기 어렵습니다.핵심 기반의 슬라이스 시스템 설계는 설계 방법을 회로 설계에서 시스템 설계로 전환합니다.설계의 중점은 오늘날의 논리적 종합, 문급 배치와 배선, 후 시뮬레이션에서 시스템급 시뮬레이션, 소프트웨어와 하드웨어의 협동 시뮬레이션 및 몇 가지 핵심을 결합한 물리적 설계로 옮겨질 것이다.디자인 업계를 양극화시키는 것은 일종의 시스템으로 전환하여 IP를 이용하여 고성능, 복잡도가 높은 전용 시스템을 설계하는 것이다.다른 하나는 DSM 아래에서 코어를 설계하고 물리적 계층 설계에 들어가 DSM 코어의 성능을 더 좋고 신뢰할 수 있도록 하는 것이다.Met 테스트.

2. 저전력 설계

수십 와트 또는 수백 와트의 전력 소비가 예상됩니다.엄청난 전력 소비량은 패키징과 안정성 문제를 야기합니다.100만 개 이상의 문이 통합되어 있기 때문에, 슬라이스 시스템은 수백 메가바이트의 시계 주파수로 작동한다.따라서 전력 소비량을 줄이는 설계는 시스템급 칩 설계의 필연적인 요구이다.설계에서 우리는 여러 방면으로부터 칩의 전력 소비량을 줄여야 한다.

작업 전압을 낮추는 것은 시스템 설계의 한 방면이다.그러나 너무 낮은 작동 전압은 시스템 성능에 영향을 줄 수 있습니다.비교적 성숙한 방법은 유휴 모드 (유휴 모드 및 저전력 모드) 를 사용하는 것이다.작업이 없을 경우 시스템은 대기 중이거나 저전압, 저클럭 주파수의 저전력 모드입니다.프로그래밍 가능한 전원 공급 장치는 고성능과 저전력 소비를 위해 사용됩니다.효과적인 에너지 소비 방법

상호 보완 회로 구조는 각 그리드 입력에 PNMOS 트랜지스터 쌍을 가지기 때문에 회로 구성 구조에서 가능한 한 전통적인 상호 보완 회로 구조를 적게 사용합니다.큰 용량성 부하가 형성되었다.CMOS 회로가 작동할 때 부하 커패시터 스위치는 전체 전력 소비량의 70% 이상을 충전하고 방전한다.따라서 저부하 용량의 회로 구조 그룹에 대해서는 대부분 심층 마이크로미터의 회로 구조 구성을 선택한다.스위치 로직, Domino 로직, NP 로직과 같은 상태는 속도와 전력 소비를 최적화합니다.

주파수가 수백 메가바이트인 시스템은 수백 메가바이트 주파수와 저전력 논리적으로 설계된 상황에서 어디에서나 작동할 수 없다.저전력 게이트는 시스템의 전력 소비량을 줄이기 위해 회로에서 속도가 높지 않거나 구동 능력이 크지 않은 부분에 사용될 수 있습니다.따라서 논리적 종합에 저전력 최적화 설계를 추가하여 회로 작업 속도를 만족시키는 전제하에 가능한 한 저전력 단위 회로를 사용한다.

거의 모든 MOS 출력 회로는 상호 보완적 인 P 및 NMOS 튜브 쌍을 사용하고 저전력 회로 설계 기술을 사용합니다.전환하는 동안 두 장치가 동시에 켜지면 전력 소비량이 늘어납니다.시스템급 칩은 많은 브랜치가 있고 회로 주파수가 매우 높다.이런 현상은 더욱 심각하다.따라서 회로 설계에서 가능한 한 이 문제를 피해야 한다.전력 소비량을 줄일 수 있을 것으로 보입니다.

2. 테스트 가능한 설계 기술

핵심은 칩 속에 깊이 파묻혀 있다.시스템 레벨 칩에는 코어 및 사용자 정의 논리(UDL)가 통합되어 있습니다.코어는 미리 테스트할 수 없습니다.시스템급 칩 제조가 완료된 후에만 시스템급 칩의 일부로 사용할 수 있습니다.칩과 칩을 동시에 테스트하다.따라서 시스템 수준의 칩 테스트에는 많은 어려움이 있습니다.우선 핵심은 다른 사람의 선택이다.핵심의 설계자는 핵심에 대해 잘 이해하지 못하고 핵심의 지식과 능력을 테스트하지 못할 수도 있다.코어는 칩 깊숙이 묻혀 있어 통합 코어 테스트는 단일 독립 코어를 테스트하는 방법으로 진행할 수 없다.코어 및 주변 장치 테스트 리소스는 하나의 회로 모듈에만 액세스하여 연결할 수 있으며 일반적인 방법은 다음과 같습니다.

코어의 I/O 포트를 칩의 인출 포트에 직접 연결, 1 병렬 직접 액세스 기술.또는 코어 I/O 단자와 칩 지시선 단자가 멀티플렉서로 공유됩니다.이 방법은 일반적으로 칩에 내장된 코어가 적은 칩이나 사용 가능한 단자가 풍부한 칩에 사용됩니다.병렬 직접 액세스의 장점은 독립적인 핵심 테스트 방법을 직접 사용하여 칩의 클램프 코어를 테스트할 수 있다는 것입니다.

이 방법은 코어 주위의 스캔 체인을 만들고 2 개의 직렬 스캔 체인이 들어오는 방법입니다.코어의 모든 I/O를 외곽에 간접적으로 연결할 수 있습니다.체인을 스캔하면 테스트 모드가 테스트 지점으로 전송되고 테스트 응답 결과도 전송됩니다.경계 스캔 기술은 특정 액세스 방법입니다.Serial 검색 방법의 장점은 인출 포트를 절약하는 것입니다.3 핵심 주위의 논리 모듈에 액세스하여 테스트 모드를 생성하거나 전파하는 기능 테스트 조직에 액세스합니다.칩 자체 검사도 그 중 하나입니다.테스트 리소스에 대한 슬라이스 액세스는 특정 커널을 테스트하는 데 사용됩니다.자체 검사로 주변 장치 액세스 모듈의 복잡성을 줄이고 간단한 테스트 인터페이스만 있으면 됩니다.이 방법은 대부분의 메모리 테스트에 사용할 수 있으며 자체 검사 로직과 메모리 커널이 함께 설계되었습니다.

각 코어가 정확한지 확인합니다.주변 논리 회로를 통해 코어 간 테스트도 수행해야 합니다.완전한 시스템급 칩 테스트는 핵심 핵심 내부 테스트를 포함해야 한다.사용자 정의 논리 회로 테스트를 수행합니다.칩 설계의 테스트 가능한 설계 임무는 DFT 테스트 회로를 통해 테스트 부품과 테스트 시스템 수준의 회로를 하나의 통일된 메커니즘으로 연결하는 것이다.각 코어의 액세스 경로는 멀티플렉서를 통해 칩의 기본 I/O 포트에 연결할 수 있으며, 테스트 액세스 경로는 칩 버스에 연결할 수 있거나 제어 및 관찰이 필요한 테스트 포인트는 스캔 체인에 연결할 수 있습니다.테스트 장비로 제어할 수 있는 통합 클러스터 구성

4 심층 마이크로미터 SOC의 물리적 합성

지연은 물리적 레이아웃에 따라 달라집니다.따라서 기존의 하향식 설계 방식은 물리적 레이아웃을 완료한 후의 지연만 알고 있습니다.만약 이때 정시오차가 발견된다면 주요지연요소는 심아마이크로메터시간으로 인한 상호련결지연이다.레이아웃 및 경로설정에서 재작성에 이르는 반복 설계는 프런트엔드로 돌아가서 프런트엔드 설계를 수정하거나 다시 레이아웃해야 합니다.피쳐 치수가 줄어들면서 상호 연결선의 영향이 커집니다.기존의 논리적 통합, 개별 레이아웃 및 경로설정 설계 방법으로는 설계 요구 사항을 충족할 수 없습니다.논리적 통합과 레이아웃은 더욱 긴밀하게 연결되어야 하며 물리적인 통합 방법을 사용하여 설계자가 고급 기능 문제, 구조 문제와 저급 레이아웃 문제를 동시에 고려할 수 있도록 해야 한다.물리적 통합 프로세스는 초기 계획, RTL 계획 및 부문 계획의 세 단계로 나뉩니다.초기 계획 단계에서는 먼저 초기 레이아웃을 완료하고 RTL 모듈을 칩에 배치하며 I/O 레이아웃과 전원 코드 계획을 완료합니다.설계자는 회로 시퀀스 분석과 케이블 연결 혼잡도 분석에 따라 회로 모듈을 다시 구분할 수 있습니다.최상위 경로설정을 통해 모듈 간에 경로설정합니다.그리고 기생 파라미터를 추출하여 정확한 유선 네트워크 모델을 생성하고 각 RTL 모듈의 시차 제약조건을 확정하여 종합 제약조건을 형성한다.

그런 다음 RTL 모듈에 대한 보다 정확한 설명을 얻기 위해 빠른 레이아웃을 수행합니다.이 설명에 따라 최상위 경로설정의 레이아웃과 핀 위치가 미세조정됩니다.마지막으로 각 RTL 모듈의 회선 부하 모델과 각 모듈의 정확한 종합 구속을 얻었다.RTL 계획 단계는 RTL 모듈의 면적과 시간을 더 정확하게 추정하는 것입니다.RTL 평가기를 통해 게이트웨이 테이블을 빠르게 통과합니다.문급 네트워크 테이블을 완성하고, 문급 계획은 각 RTL급 모듈을 독립적으로 종합적으로 최적화하는 것이다.마지막으로, 장소와 노선.각 RTL 모듈과 전체 칩에 대한 클럭 트리를 작성합니다.또한 타이밍 및 회선 정체 분석을 수행하며 문제가 발견되면 부분적으로 수정할 수 있습니다.물리적 작성 프로세스는 프런트엔드 논리적 작성과 밀접하게 연결되어 있고 논리적 작성은 레이아웃과 라우팅을 기반으로 이루어지기 때문에 지연 모델이 정확하고 설계 반복 횟수가 적습니다.

5. 설계 검증 기술

회로 규모가 크고 시스템이 복잡할수록 검증 시간이 길어진다. 현재 시장에는 다양한 설계 분야와 설계 객체에 적합한 CAD 도구가 있다.그러나 이러한 도구를 사용하여 시스템급 칩 설계를 검증하려면 이를 결합해야 합니다.설계 검증은 설계 작업에서 매우 중요한 부분입니다.동일한 환경에 통합됩니다.

대부분의 아날로그 도구는 SPICE에서 파생되며 아날로그 회로 아날로그에는 트랜지스터 레벨 모델이 필요합니다.회로 방정식을 구해야 하기 때문에 회로가 복잡할수록 시뮬레이션 시간이 길어진다.병렬구조는 수치계산에 사용되고 모형은 시뮬레이션에 사용되여 시뮬레이션속도를 크게 높일수 있으며 수만개의 부품회로 지어는 핵심까지 시뮬레이션할수 있다.그러나 수백만 개의 문 규모로 SOC 전체를 시뮬레이션하는 것은 여전히 어렵다.다른 한편으로 심아마이크로메터시스템급 칩선네트워크의 지연은 울타리의 지연을 초과했으며 작업주파수는 수백메가바이트였다.신호 간 간섭과 신호 무결성 분석도 필요하다.트랜지스터 레벨 시뮬레이션을 통해 확인할 수 있습니다.디지털 신호 시뮬레이션은 논리 모델만 필요하며, 시뮬레이션 속도가 빠르고 규모가 크다.이러한 관점에서 볼 때, 물리적 설계 후에 각 모듈의 트랜지스터와 케이블 연결 매개변수를 추출하고 먼저 모듈 레벨 검증을 수행합니다.이를 바탕으로 여러 개의 서로 다른 모델을 지원하는 시뮬레이터를 사용하여 공동 시뮬레이션을 수행하여 SOC 설계에서 검증 문제를 해결합니다.

거의 모든 마이크로프로세서와 전문 소프트웨어 및 하드웨어가 사용됩니다.하드웨어와 소프트웨어는 밀접한 관련이 있지만 시스템이 제작되기 전에는 시스템급 칩에 있었다.소프트웨어와 하드웨어 간의 상호 작용은 일반적으로 설계 오류를 정확하게 감지하기 어렵고 명확하지 않습니다.이 문제를 해결하기 위해서는 하드웨어 / 소프트웨어 공동 검증 기술이 필요합니다.

3.실리콘 가공 기술은 단일 시스템 설계 성공의 핵심 요소

어떤 처리 기술을 사용할지도 결정해야 한다.각종 ASIC 제조업체의 CMOS 디지털 논리 처리 능력은 큰 차이가 없다.시스템급 칩을 설계할 때 설계 도구, 유닛 라이브러리 및 코어를 선택하는 것 외에그러나 레이는 단일 시스템 통합의 경우 필요에 따라 다른 특수 모듈을 추가해야하며 이는 추가 마스크 공정 절차가 필요하다고 말했다.예를 들어, SRAM은 두 개의 마스크, 플래시 메모리의 경우 5 개의 마스크, 아날로그 회로의 경우 최소 2-3 개의 마스크가 추가되는 금속 금속 콘덴서, 다결정 다결정 콘덴서 및 다결정 실리콘 저항기의 생산이 필요합니다.이런 서로 다른 제조업체들은 매우 큰 차이가 있다.설계자는 특수 모듈 요구 사항과 IP 핵심 요구 사항을 따르고 적합한 가공 제조업체를 선택하여 공정이 핵심 핵심 지표와 특수 모듈 요구 사항을 충족시킬 수 있도록 해야 한다.혼합 신호 단일 시스템을 만들 계획이라면 단일 시스템의 설계 요구 사항을 충족하기 위해 아날로그 모듈 처리 능력과 디지털 / 아날로그 사이의 격리 문제를 처리하기 위해 제조업체를 선택해야 합니다.