PCB 블로그 - 웨이퍼 레벨 패키지 정보

웨이퍼급 패키지의 최초 출현은 휴대폰의 저속 I/O와 저속 트랜지스터 부품의 제조에 의해 추진되었는데, 예를 들면 패킷의 센서와 전력 전송 IC이다.현재 WLP는 블루투스, GPS, 사운드카드 등의 응용에 힘입어 수요가 점차 증가하고 있는 발전 단계에 있다.업계가 3G 휴대폰의 생산 단계로 발전함에 따라 휴대폰의 각종 새로운 응용은 TV 튜너, 주파수 변조 송신기, 스택 메모리를 포함한 WLP의 또 다른 성장 구동 요소가 될 전망이다.스토리지 제조업체가 WLP를 점진적으로 구축함에 따라 업계 전반의 표준화 전환을 가져올 것입니다.

현재 이 기술은 플래시, EEPROM, 고속 DRAM, SRAM, LCD 드라이브, RF 장치, 논리 장치, 전원/배터리 관리 장치 및 아날로그 장치 (조절기, 온도 센서, 컨트롤러, 연산 증폭기, 전력 증폭기) 와 같은 다양한 분야에 널리 사용되고 있습니다.웨이퍼급 패키지는 주로 두 가지 기본 기술을 사용하는데 그것이 바로 박막 재분배와 볼록 블록 형성이다.전자는 칩 외곽에 분포된 접합 영역을 칩 표면에 평면 배열 형태로 분포된 볼록 블록 접합 영역으로 변환하는 데 사용됩니다.후자는 볼록 블록 결합 영역에 볼록 블록을 생성하여 볼록 블록 패턴을 형성하는 데 사용됩니다.

웨이퍼 레벨 패키지

현재 웨이퍼 레벨 패키지에는 WLCSP, FOWLP 및 PLP의 세 가지 경로가 있습니다.

WLP의 부채꼴 패키지라고도 하는 WLCSP (웨이퍼 레벨 칩 크기 패키지) 는 최종 칩 스크래치에 사용되는 전통적인 패키지 방법입니다.핀 수가 적은 집적 회로에 적합합니다.IC 출력 신호 수가 증가함에 따라 용접구 크기는 더욱 엄격해집니다.PCB는 패키지된 IC의 크기와 신호 출력 핀의 위치를 조정하는 요구 사항을 충족하지 못합니다.

FOWLP는 칩 스크래치로 시작하여 새로운 인공 성형 웨이퍼에 재분배합니다.패키징 두께 감소, 팬 아웃(추가 I/O 커넥터), 전기 성능 및 내열성 향상 등의 이점이 있습니다.FIWLP와 FOWLP는 서로 다른 응용이 있지만, 그것들은 모두 미래의 주요 포장 방법이다.FIWLP는 아날로그 및 하이브리드 신호 칩에 가장 널리 사용되며 무선 상호 연결이 그 다음이며 CMOS 이미지 센서도 FIWLP 기술을 사용하여 패키지됩니다.FOWLP는 주로 모바일 장치의 프로세서 칩에 사용될 것입니다.

PLP (패널 레벨 패키지) 는 FOWLP와 마찬가지로 칩을 원형 웨이퍼가 아닌 더 큰 직사각형 패널에 재배치합니다.더 넓은 면적은 더 많은 비용 절감과 더 높은 포장 효율을 의미한다.또한 칩을 정사각형으로 자르면 낭비되는 웨이퍼 패키지가 발생하며 사각형 패널은 이 문제를 효과적으로 해결할 수 있습니다.그러나 이것은 또한 광각과 조준에 대한 더 높은 요구를 제기한다.그 기본 사상은 실리콘 칩을 직접 봉인하는 동시에 칩 제조를 완성하고, 여러 칩 단위를 하나의 전체 봉인 구조에 봉인하는 것이다.이를 통해 기존 패키지에서 각 칩을 개별적으로 패키지하는 단계를 피할 수 있으므로 생산성이 향상되고 비용이 절감됩니다.

일반적으로 웨이퍼 레벨 패키지의 프로세스에는 다음 단계가 포함됩니다.

웨이퍼 제조: 실리콘 조각을 세척하고 제조하여 포장 과정의 신뢰성과 일치성을 확보한다.

패키징 구조 형성: 실리콘 조각에 패키징 재료를 덧칠하고, 일반적으로 폴리머로 패키징 구조의 기초를 형성한다.

회로 연결: 실리콘 칩에 금속선 (인도선 접합) 또는 기타 회로 연결 구조를 생성하여 칩의 회로를 패키징 구조에 연결합니다.

테스트 및 품질 검증: 패키징 칩이 품질 요구 사항을 충족하는지 확인하기 위해 전기 성능 테스트, 패키징 무결성 테스트 등을 수행합니다.

칩 분리: 패키지된 칩과 실리콘 칩을 분리하여 별도의 패키지된 칩을 얻습니다.

WLP는 BGA 기술을 기반으로 CSP의 개선 및 개선 된 형태이며 BGA와 CSP의 기술적 이점을 잘 보여줍니다.다음과 같은 다양한 이점을 제공합니다.

고봉장 가공 효율: 웨이퍼 형식의 대량 생산 공정으로 제조한다.

그것은 역조립 칩 패키지의 장점, 즉 가볍고, 얇고, 짧고, 작다는 것을 계승했다.

생산시설원가가 낮다: 칩제조설비를 충분히 리용하여 단독의 포장생산라인에 투자해야 하는것을 피면할수 있다.

통합 칩 및 패키징 설계 고려 사항: 설계 효율성을 높이고 설계 비용을 절감합니다.

생산 주기 단축: 칩 제조, 패키징에서 제품 납품에 이르는 전체 과정을 크게 단축하여 원가를 낮춘다.

비용 효율성: WLP의 비용은 각 웨이퍼의 칩 수와 밀접한 관련이 있습니다.웨이퍼에 칩이 많을수록 그 원가는 낮아진다.이런 포장은 가장 작고 원가가 가장 낮은 포장 방법이다.

WLP의 장점은 작은 집적회로의 칩급 패키징(CSP) 기술에 적용된다는 점이다.웨이퍼 레벨에 병렬 패키징 및 전자 테스트 기술을 적용함으로써 WLP는 생산량을 높이는 동시에 칩 면적을 크게 줄였습니다.또한 웨이퍼급 병렬 전도 칩 연결을 통해 I/O 당 비용을 크게 절감할 수 있습니다.또한 간소화된 몰드 레벨 테스트 절차를 통해 비용을 더욱 절감할 수 있습니다.

웨이퍼급 패키징을 이용하여 웨이퍼급에서 칩 패키징과 테스트를 실현할 수 있다.