IC 기판 - IC 칩 설계의 구체적인 절차는 무엇입니까?

IC 칩 설계 프로세스

IC칩 설계는 프런트엔드 설계와 백엔드 설계로 나뉘는데, 프런트엔드 설계 (논리적 설계라고도 함) 와 백엔드 설계 (물리적 설계라고도 함) 는 통일되고 엄격한 경계가 없으며, 설계와 관련된 과정이 바로 백엔드 설계이다.

IC 칩 설계 프런트엔드 설계

1.규격 제정

기능 목록과 마찬가지로 칩 사양은 고객이 칩 설계 회사 (Fabless라고 함) 에 제안한 요구 사항이며 칩이 충족해야하는 특정 기능 및 성능 요구 사항을 포함합니다.

2. 상세 설계

Fabless는 고객 사양에 따라 설계 솔루션 및 구현 아키텍처를 제안하고 모듈 기능을 구분합니다.

3. HDL 인코딩

하드웨어 설명 언어 (VHDL, Verilog HDL, 업계 회사는 일반적으로 후자에 사용) 모듈 기능 설명 코드를 사용하여 구현합니다. 즉, 실제 하드웨어 회로 기능은 모두 HDL 언어로 기술되어 RTL (레지스터 전송 수준) 코드를 형성합니다.

4. 시뮬레이션 검증

시뮬레이션 검증은 코딩 디자인의 정확성을 검증하기 위한 것이고 검증의 기준은 첫 번째 단계에 제정된 규범이다.설계가 사양의 모든 요구 사항을 정확하게 충족하는지 확인합니다.규범은 정확한 설계의 황금표준으로서 규범에 부합되지 않는 모든 물건은 다시 설계하고 코딩해야 한다.설계 및 시뮬레이션 검증은 검증 결과가 사양에 완전히 부합하는 것으로 나타날 때까지 반복 프로세스입니다.Synopsys의 VCS 및 Cadence의 NC Verilog

5. 논리적 통합 - 설계 컴파일러

시뮬레이션 검증을 통과하고 논리적 종합을 진행하였다.논리적으로 작성된 결과 HDL 코드를 netList로 변환합니다.작성을 수행하려면 집적회로가 면적, 타이밍 등의 기준을 충족하도록 제약조건을 설정해야 합니다. 논리적 작성을 수행하려면 특정 작성 라이브러리를 기반으로 해야 합니다.격자선 회로의 기본 표준 단위는 라이브러리마다 면적과 타이밍 매개변수가 다릅니다.그러므로 종합라이브러리의 선택은 같지 않고 집적회로는 시차, 면적에서도 다르다.일반적으로 작성이 완료되면 에뮬레이션 검증을 다시 수행해야 합니다 (이것은 후면 에뮬레이션이라고도 하며 이전에는 사전 에뮬레이션이라고도 함).논리적 작성 도구인 Synopsys의 설계 컴파일러입니다.

6.STA

정적 시퀀스 분석(STA): 정적 시퀀스 분석정적 시퀀스 분석 (STA) 정적 시퀀스 분석: 정적 시퀀스 분석 이것은 디지털 회로의 기본 지식이다. 한 레지스터는 이 두 가지 시퀀스 충돌이 있어 데이터를 정확하게 샘플링하고 출력할 방법이 없기 때문에 레지스터 기반의 디지털 칩 기능은 분명히 문제가 있을 것이다.

STA 도구에는 Synopsys 골든타임이 있습니다.

7. 형식검증

또한 작성된 네트워크 테이블(STA는 타이밍)을 기능적으로 검증하는 인증 범주입니다.상용하는 방법은 등가성 검사이다.기능이 검증된 HDL 설계를 참고로 종합망표 기능을 비교하여 기능적으로 동등한지 확인한다.이렇게 하는 것은 논리적 합성 과정에서 처음 HDL로 기술된 회로의 기능에 변화가 없는지 확인하기 위한 것이다.

형식 형식은 Synopsys의 도구입니다.

프런트엔드 설계의 프로세스는 잠시 여기에 기록됩니다.설계면에서 전단설계의 결과는 집적회로칩의 문회로를 얻은것이다.

IC칩 설계 백엔드 설계

1.DFT

설계 테스트.칩에는 일반적으로 내장 된 테스트 회로가 있으며 DFT는 미래의 테스트를 고려하도록 설계되었습니다.DFT의 일반적인 방법 중 하나는 설계에 스캔 체인을 삽입하여 레지스터와 같은 비 스캔 유닛을 스캔 유닛으로 변환하는 것입니다.어떤 책들은 DFT에 대한 상세한 정보가 있기 때문에 그림을 비교해 보면 쉽게 이해할 수 있다.

DFT 도구 Synopsys용 DFT 컴파일러

2. 층 평면도

레이아웃 계획은 칩의 매크로 유닛 모듈을 배치하고 IP 모듈, RAM, I/O 핀과 같은 다양한 기능 회로의 레이아웃을 결정하는 것이다. 레이아웃 계획은 최종 칩 면적에 직접적인 영향을 줄 수 있다.

도구는 Synopsys의 Astro입니다.

3.CTS

클럭 트리 작성, 간단히 말해서 클럭 경로설정입니다.디지털 칩의 클럭 신호의 전역 명령 기능 때문에, 그 분포는 각 레지스터 유닛이라고 하며, 클럭이 같은 클럭에서 각 레지스터로 소스화되어 클럭의 지연 차이가 가장 적다.이것이 시계 신호를 개별적으로 경로설정해야 하는 이유입니다.

CTS 도구, Synopsys 물리적 컴파일러

4. 장소와 노선

이곳의 배선은 정상적인 신호 배선이며, 각종 표준 단위 (기본 논리 문) 사이의 배선을 포함한다.예를 들어, 우리는 일반적으로 0.13um 공정이나 90nm 공정을 듣는데, 실제로는 금속 배선의 최소 너비이며, 미시적인 각도에서 볼 때 이것은 MOS 파이프의 도랑 길이이다.

Astro 도구 Synopsys

5. 기생 파라미터 추출

도선 자체의 저항, 인접한 도선 사이의 상호 감지, 칩 내부의 결합 용량으로 인해 신호 소음, 직렬 교란 및 반사가 발생합니다.이러한 영향은 신호 무결성 문제를 초래하여 신호 전압의 파동과 변화를 초래할 수 있으며, 심하면 신호 왜곡 오차를 초래할 수도 있다.기생 파라미터를 추출하고 다시 검증하여 신호의 완전성 문제를 분석하는 것은 매우 중요하다.

도구 Synopsys star rCXt

6. 물리적 레이아웃 검증

배선의 물리적 레이아웃 기능과 시계열 검증을 완료한 후, LVS (레이아웃 Vs 원리도) 검증과 같은 많은 항목을 검증하였는데, 간단히 말해서, 레이아웃과 논리가 합성된 문급 회로도 비교 검증이다;DRC(Design Rule Checking): 설계 규칙 검사, 선 간격, 선 너비가 공정 요구 사항을 충족하는지 확인, ERC(Electrical Rule Checking: Electrical Rule check): 합선과 차단 등 전기 규칙을 위반하는 행위를 검사한다.잠깐만

Synopsys Hercules 도구

제조 공정이 계속 개선됨에 따라 실제 백엔드 공정에는 회로 전력 소비량 분석과 DFM (제조 가능한 설계) 문제도 포함되어 있으며, 여기서 더 이상 언급하지 않습니다.

물리적 배치의 검증은 전체 칩 설계 단계의 완성이며, 아래는 칩 제조이다.물리적 레이아웃은 실리콘 칩에 실제 회로를 만들어 패키징하고 테스트한 후 실제 칩을 얻을 수 있는 GDS II 파일의 형태로 Foundry 또는 Foundry에 제공됩니다.

칩 설계 프로세스 파일

칩 설계의 중요한 설계 단계에서, 예를 들면 합성 시퀀스 분석, 배치도 등은 모두 공정 라이브러리 파일이 필요하다.그러나 사람들은 종종 공정 파일에 대한 이해가 부족하기 때문에 칩 설계를 독학하기 어렵다.예를 들어, 레이아웃 설계를 학습하는 것은 프로세스 갤러리 파일이 없는 종이 프로젝트일 뿐입니다.본고는 주로 프로세스 라이브러리에 관한 지식을 소개한다.

공정 파일은 칩 제조업체가 제공하기 때문에 국내외 칩 제조업체에 대한 대략적인 이해가 필요하다.국제적으로 TSMC, 인텔, 삼성 등 주요 반도체 제조업체가 있다.중국에는 주로 중신궈지, 화룬상하이, 선전팡정 등의 회사가 있다.이 회사들은 관련 공예 라이브러리 문서를 제공하지만, 이 회사와 협력하여 획득하는 것을 전제로 하며, 이 공예 문서는 기밀 문서에 속한다.

전체 프로세스 라이브러리 파일은 주로 다음 섹션으로 구성됩니다.

1. 에뮬레이션 프로세스 라이브러리, 주로 spectre와 hSPICE 두 소프트웨어, 접미사 SCS-spectre, lib-hSPICE 사용을 지원합니다.

2. 아날로그판 지도 라이브러리 파일은 주로 보조 지도 제작 소프트웨어에 사용되며 접미사는 tf, DRF이다.

3. 디지털 종합 라이브러리, 주로 시퀀스 시퀀스 라이브러리, 기본 네트워크 테이블 구성 요소 등과 관련된 종합 시퀀스 분석에 필요한 라이브러리 파일을 포함한다.주로 DC 소프트웨어 통합 및 PT 소프트웨어 시퀀스 분석에 사용됩니다.

4.디지털 지도 라이브러리는 주로 cadence Encounter 소프트웨어의 자동 레이아웃과 배선에 사용된다. 물론 자동 레이아웃과 라우팅 도구도 시계열 라이브러리, 통합 제약 파일 등을 사용한다.

5. 지도 검사 라이브러리, 주로 DRC, LVS 검사.어떤 전공은 Calibre를 지원하고 어떤 전공은 Dracula, Diva 등 지도검사도구를 지원한다.각 라이브러리 파일에는 해당 PDF 설명 문서가 있습니다.

역방향 설계는 프로세스 라이브러리 파일 1, 2, 5, 3 및 4를 사용하며 사용하지 않습니다.양방향 설계 (코드로 시작하는 양방향 설계) 에는 모든 파일이 필요합니다.정당한 프로그램 문서는 칩 설계에서 매우 중요한 위치를 차지한다. 각 단계의 핵심 디자인이 사용되고 보안성이 있기 때문에 인터넷에서 완전한 프로그램 문서를 찾아 개인 학습을 하기 어렵다. 리듬 있는 EETOP은 개인 학습을 위해 프로그램 라이브러리 파일을 개방하면 모두가 쉽게 학습할 수 있지만 완전하지 않은 것 같다.

칩 설계 종합

합성이란 무엇입니까?작성은 설계 컴파일러 도구를 사용하여 RTL 레벨 Verilog 코드를 기본 게이트 레벨 유닛으로 표시된 회로로 변환/매핑하는 프로세스입니다.기본적인 문 단위는 비문, 또는 비문, 레지스터 등이지만, 이러한 문 단위는 이미 표준 단위 라이브러리로 만들어졌으며, 우리는 직접 소프트웨어로 호출할 수 있으며, 스스로 문 단위를 호출하여 회로를 구축할 필요가 없다.간단히 말해서, 컴파일러 소프트웨어를 설계하여 코드를 실제 회로로 번역하는 작업을 완료했지만, 이는 단순히 번역이 아니라 회로와 타이밍 제약을 최적화하여 우리가 설정한 성능 요구에 부합하도록 합니다.앞에서 말한바와 같이 소프트웨어는 제약에 의해 구동되는데 제약은 어디에서 오는가?정답은 설계 사양입니다.모든 칩 설계 프로젝트는 하나의 프로젝트 규범이 있을 것이며, 칩 설계 초기에 전체 계획 (위 글 참조) 단계에서 제정될 것이다.통합 과정에서 구체적인 제약 요인을 꼼꼼히 고려해야 한다.작성을 위한 일반적인 절차:

1.미리 합성 공정;

2. 설계 구속 과정을 강요한다.

3.설계 종합 과정;

4. 후 합성 과정.

PS, Design Compiler 소프트웨어를 사용하기 위한 전제 조건은 DC TCL 스크립트 사용을 배우는 것입니다.

사전 작성 프로세스.이 섹션에는 프로세스 라이브러리, 링크 라이브러리, 기호 라이브러리 및 통합 라이브러리를 포함하여 통합 프로세스를 준비하는 라이브러리 파일, 설계 가져오기 파일 및 환경 매개변수 설정이 포함됩니다.

프로세스에 설계 구속을 적용합니다.이 섹션에서는 주로 DCTCL 스크립트를 사용하여 구속 파일을 작성하는 방법에 대해 설명합니다.특정 구속조건은 다음과 같은 세 가지 범주로 나눌 수 있습니다.

A, 영역 제약조건, 시계 정의, 입력/출력 경로 제약조건

B.(환경 속성), 입력 드라이브 제약, 출력 부하 제약, 작업 조건 설정(최고, 일반, 최악의 경우), 회선 부하 모델 설정;

C.(고급 클럭 구속조건), 클럭 디더링, 오프셋, 클럭 소스 지연, 동기식 다중 클럭, 비동기식 클럭, 다중 주기 경로 등의 세부 구속조건.

제한은 여기까지입니다.자세한 TCL 스크립트 제약 조건 파일에는 위의 거의 모든 제약조건이 포함되어 있습니다.모델 뒤에 구속이 있습니다.

통합 프로세스 설계주로 회로 모듈 설계 계획(더 나은 구속을 위해), 설계 컴파일러 종합 최적화의 과정(구조급, 논리급, 문급 세 가지 최적화 단계), 시차 분석의 구체적인 과정 등 종합 과정의 상세한 정보를 소개했다.

합성 후 과정.당신은 합성의 결과를 어떻게 보십니까?시간 위반 문제를 해결하려면 어떻게 해야 합니까?이것이 포스트 작성 프로세스의 전체 내용입니다.합성 후, 합성 보고서에 대한 분석을 통해 우리는 회로 합성의 결과가 어떠한지, 만족하지 않는 요구에 따라 다시 구속하고, 심지어 회로를 다시 설계할 수 있는지 알 수 있다.특히 이 단계는 전면적인 예측이다. 스크립트의 전면적인 제약을 작성할 때 제약을 확정해야 하기 때문에 규범은 일반적으로 이렇게 상세한 부분을 언급할 수 없기 때문에 실제 회로에 따라 전면적인 예측을 해야 한다.회로가 요구 사항에 부합하는지 대략적으로 추정되며, 이 경우 사전 합성 과정은 형식 합성과 동일하지만 요구 사항은 훨씬 느슨합니다.시퀀스 위반 요구 사항은 대략 10~15% 입니다. 즉, 10~15% 의 회로가 시퀀스에 맞지 않으면 괜찮습니다.

결론(iPCB.com)

칩 설계의 과정은 매우 복잡하다. 이 글도 간단한 칩 설계 과정을 다시 정리한다. 복잡한 것은 중복되지 않는다.