전자 설계 - 연산 증폭기에 대한 기본 이해

연산 증폭기를 더 잘 이해하기 위해 다음 16개의 문답은 연산 증폭기의 기초 지식을 빠르게 익힐 수 있다.

1. 일반적으로 반상/동상증폭기 회로에는 균형저항이 존재한다.이런 균형 저항의 작용은 무엇입니까?

(1) 칩 내부의 트랜지스터에 적합한 정적 편향을 제공한다.

칩 내부의 회로는 보통 직접 결합되어 정적 작업점을 자동으로 조정할 수 있다.그러나 입력 핀이 전원이나 접지에 직접 연결되면 칩 내부의 트랜지스터가 지선의 전압을 높이거나 전원의 전압을 낮출 수 없기 때문에 칩이 가상 단락과 가상 단락의 조건을 충족시킬 수 없기 때문에 회로는 별도로 분석해야 한다.

(2) 정적 기극 전류가 출력 전압에 미치는 영향을 제거하기 위해 그 크기가 두 입력 단자의 외부 직류 경로의 등가 저항과 균형을 맞춰야 하는 것도 그 이름의 원인이다.

2. 피드백 저항[/H1]에 콘덴서가 있는 동비례 연산 증폭기의 기능은 무엇입니까 (1) 피드백 저항과 콘덴서가 높은 필터를 형성하여 국부 고주파 증폭에 특히 강력합니다.

(2) 자극을 방지한다.

연산 증폭기에 대한 기본 이해

3.만약 연산 증폭기의 동상 증폭기 회로가 균형 저항에 연결되지 않았다면 어떤 결과가 있었을까?

연산 증폭기를 소각하면 연산 증폭기가 손상될 수 있으며, 저항은 분압 작용을 할 수 있다.

4.드롭다운 저항기는 증폭기 입력단의 콘덴서를 위로 당길 때 어떤 역할을 할 수 있습니까?

그것은 구체적인 연계에 따라 긍정적인 피드백과 부정적인 피드백을 얻기 위한 문제이다.예를 들어, 현재 입력 전압 신호와 출력 전압 신호를 취하고 출력단에서 전선을 꺼내 입력 부분에 연결하면 위의 저항으로 인해 일부 출력 신호가 저항을 거친 후 전압 값을 얻고 입력 전압을 분류하여 입력 전압을 낮추는 것이 마이너스 피드백입니다.신호원이 출력하는 신호는 항상 일정하기 때문에 마이너스 피드백을 통해 출력 신호를 교정할 수 있다.

5. 연산 증폭기가 적분기에 연결된다.적분 용량 양쪽에서 병렬 저항 RF의 역할은 무엇입니까?

방전 저항기는 출력 전압이 제어되지 않는 것을 방지하는 데 쓰인다.

6.왜 저항기와 콘덴서는 일반적으로 연산 증폭기의 입력단에 직렬적으로 연결되어 있습니까?

연산 증폭기의 내부 회로에 익숙하다면, 어떤 연산 증폭기든 여러 개의 트랜지스터나 MOS 튜브로 구성되어 있다는 것을 알게 될 것이다.연산 증폭기는 외부 어셈블리 없이 비교기입니다.동상단의 전압이 높을 때, 그것은 양전압과 비슷한 레벨을 출력하고, 반대의 경우도 마찬가지로...그러나 이런 연산 증폭기는 아무 소용이 없는 것 같다.외부 회로가 피드백 형식으로 형성될 때만 연산 증폭기는 증폭, 반상 등의 기능을 가질 수 있다

7.증폭기를 연산하는 동상증폭회로의 균형저항이 잘못되면 어떤 결과가 발생합니까?

(1) 동체반상단이 불균형하여 입력이 0일 때도 출력이 있습니다.신호를 입력할 때 출력 값은 항상 이론적 출력 값보다 크거나 작은 고정 숫자입니다.

(2) 입력 편치 전류로 인한 오차를 제거할 수 없다.

이상적인 통합 연산 증폭기의 증폭 계수는 얼마이고 입력 임피던스는 얼마이며 동상 입력과 반상 입력 사이의 전압은 얼마입니까?

증폭 배수는 무한대, 입력 임피던스는 무한대, 같은 방향 입력과 역입력 사이의 전압은 거의 같다 (0!!! (대단 10V, 대단 9.9999v)

9.미안합니다, 왜 이상적인 연산 증폭기의 개폐 고리의 이득은 무궁무진합니까?

(1) 연산 증폭기의 실제 개폐 고리의 이득은 100000을 넘는데, 이것은 매우 매우 크다.따라서 실제 연산 증폭기의 개폐기 이득을 무한대로 상상하고 가상으로 내보낸다.

(2) 내보낸 가상 접지는 반상 증폭기에만 사용됩니다.

책에서 볼 수 있듯이, 연산 증폭기의 개폐 루프 이득은 무한하기 때문에, 우리가 회로를 설계할 때, 폐쇄 루프 이득은 개폐 루프 이득의 제한을 받을 수 없고, 외부 부품에만 달려 있다.그것은 폐쇄 루프 이득의 안정성을 보장하기 위해 큰 개폐 루프 이득을 희생하는 것이다.

(3) 연산 증폭기가 마이너스 피드백을 연결할 때 허지는 반상 증폭기일 뿐만 아니라피드백에 가상 기반이 없습니다.

(4) 이득이 적으면 출력 전압에 대해 연산 증폭기 양쪽에 가해지는 전압 사이의 차이가 상대적으로 크다는 것을 잘 알고 있다.마이너스 피드백 상태에 연결되면 연산 증폭기 양쪽의 전압이 일치하지 않아 증폭 오차가 발생한다.

(5) 연산 증폭기가"허단"을 실현하는 데는 두 가지 조건이 있다.

1) 연산 증폭기의 개폐 고리 이득 a는 충분히 커야 한다;

2) 음수 피드백 회로가 있어야 합니다.

우선, 우리는 연산 증폭기의 출력 전압 Vo가 정상 입력 전압과 반상 입력 전압 사이의 차 vid에 연산 증폭기의 개폐 고리 이득 a를 곱하는 것과 같다는 것을 알고 있다.즉, VO = vid * a = (VI-VI-) * a (1) 연산 증폭기의 출력 전압은 실제로 전원 전압을 초과하지 않기 때문에 제한된 값입니다.

이 경우 a가 크면 (VI-VI-) 작아야 합니다.만약 (VI-VI-) 가 어느 정도 작다면, 우리는 실제로 그것을 0으로 볼 수 있다.이때 VI = VI-, 다시말하면 연산증폭기 동상입력단의 전압은 반상입력단의 압력과 같으며 이는 함께 련결된것 같다.이를 가상 단락이라고 합니다.그것들은 실제로 연결된 것이 아니며, 그것들 사이에 저항이 있다는 것을 명심해야 합니다.

위의 토론에서 우리는 어떻게"가상 공백"의 결과를 얻었습니까?

우리의 출발점은 공식 (1) 이다. 그것은 연산 증폭기의 특성이다.문제 없습니다.우리는 안심할 수 있다.그리고 우리는 두 가지 중요한 가정을 했다.하나는 연산 증폭기의 출력 전압이 제한되어 있다는 것인데, 이것은 문제가 없다.물론 연산 증폭기의 출력은 전원을 초과하지 않기 때문에 이 가설은 정확하기 때문에 우리는 앞으로 언급하지 않을 것이다.두 번째 이유는 연산 증폭기의 개폐 고리 이득 a가 매우 크기 때문이다.

일반 연산 증폭기의 a는 보통 10의 6차방, 7차방 심지어 더 높다.이 가설은 일반적으로 문제가 없지만, 연산 증폭기의 실제 개폐 루프 이득도 그 작업 상태와 관련이 있다는 것을 잊지 말아야 한다.선형 영역을 벗어나면 a가 반드시 큰 것은 아닙니다.그래서 두 번째 가설은 조건이 있다.이것부터 기억하자.

그러므로 우리는 연산증폭기의 개환이득a가 비교적 클 때 연산증폭기에"허단로"가 나타날수 있다는것을 알고있다.그러나 이것은 단지 가능성일 뿐, 자동적인 것이 아니다.연산 증폭기의 두 입력이"가상 단락"인 "가상 단락"은 특정 회로에서만 구현될 수 있다고 아무도 믿지 않을 것입니다.

가상 헤드가 존재하는 조건은 다음과 같습니다.

1) 연산 증폭기의 개폐 고리 이득 a는 충분히 커야 한다;

2) 음수 피드백 회로가 있어야 합니다.

"가상 단락"의 조건을 이해한 후, 우리는"가상 단락"을 사용하여 회로 분석을 할 수 있는 시기와 사용할 수 없는 시기를 쉽게 판단할 수 있다.실제로 조건 (1) 은 작업 영역에 따라 대부분의 연산 증폭기에 적용됩니다.

책 속의 회로라면 계산을 통해 판단한다.실제 회로라면 측정 기구를 통해 연산 증폭기의 출력 전압이 합리적인지 알 수 있다."가상 단락" 과 관련된 또 다른 경우를"가상 접지", 즉 단자 접지를 입력할 때의"가상 단락"이라고 하는데, 이것은 새로운 상황이 아니다.

어떤 책들은"허단"은 깊은 마이너스 피드백 상황에서만 사용할 수 있다고 말한다.나는 이것이 정확하지 않다고 생각한다.나는 잠재적인 생각은 깊은 마이너스 피드백 상황에서 연산 증폭기가 선형 영역에서 작동할 가능성이 더 높다는 것이라고 생각한다.하지만 그렇지 않다.입력 신호가 너무 크면 깊이 마이너스 피드백을 가진 연산 증폭기는 여전히 포화 상태에 들어간다.

따라서 전압값을 출력하여 믿음직하게 판단해야 한다.

10.입력 신호는 직접 동상 입력단에 추가되고, 반상 입력단은 저항 접지를 통과한다.왜 u _ = u = Ui ★ 0입니까?여기는 빈 곳이 아닙니까?

문제보충: 반드시 일정한 조건을 만족시켜야만 부족함과 부족함을 형성할수 있다.그것은 반드시 어떤 조건을 만족시켜야만 가상 토지를 형성할 수 있습니까?그것은 무엇입니까?왜?

(1) 동상증폭회로에서 출력은 피드백을 통해 u()로 하여금 u(-)를 자동으로 추적하게 하여 u()-u(-)가 0에 가깝게 한다.양쪽 끝이 모두 합선된 것처럼 보이기 때문에'가상 합선'이라고 불린다.

(2) 연산 증폭기의 가상 단락 현상과 높은 입력 저항으로 인해 연산 증폭기 두 입력단을 흐르는 전류는 매우 작아 0에 가깝다.이런 현상을'허단'이라고 부른다.

(3) 가상적으로 반상연산 증폭기 회로에서 () 단자 접지, (-) 입력 및 피드백 네트워크.가상 합선의 존재로 인해 u(-)와 u()[전세는 0]와 매우 가깝기 때문에 (-)단에서는 가짜 접지-"가상 접지"라고 부른다.

(4) 조건에 관하여: 허단락은 동상증폭회로 폐쇄 루프 (간단히 말해서, 피드백 포함) 작업 상태의 중요한 특징이며, 허접지는 폐쇄 루프 작업 상태에서 역방향 증폭 회로의 중요한 특징이다."근접 동일"과 같은 짧은 조건을 이해하는 데 주의하십시오.

11. 나는 항상 연산 증폭기의 모델이 좀 이상하다고 생각한다.첫 번째는'허단'이다.'허단'때문이다.연산 증폭기가 동상 증폭기에 연결되면 두 입력의 전위가 같다.이때 측정 입력한 파형이 같으면 동일 모드 신호와 같습니다.사실 두 입력단에는 여전히 작은 차형 신호가 존재한다. 그러나, 이러한 방식을 통해"가상 단락"은 인위적으로 (가상 단락은 깊은 마이너스 피드백의 결과이기 때문에, 이것은 인위적이다) 두 입력의 공통 모드 신호를 증가시켰는데, 이는 연산 증폭기의 성능에 도전을 제기했다.연산 증폭기는 왜 이렇게 사용합니까?

(1) 동상증폭기의 공통모드 신호는 반상증폭기보다 훨씬 크고 공통모드 억제비에 대한 요구가 높다.

(2) "증폭기와 역증폭기와의 공모신호억제능력"에 대한 나의 견해 연산증폭기 공모신호억제비의 장단점 (DB값) 은 주로 연산증폭기 내부 (내부만) 차분증폭기의 대칭성과 이득에 의해 결정된다.공통 모드 억제 비율을 제공하고 외부 회로를 첨부하는 구조적 조건을 제공하는 연산 증폭기가 없다는 것은 분명합니다.

단일 입력의 경우 동일 값이나 반상 모두 동등한 값의 절반입니다.그러나 동상 증폭의 입력 임피던스는 일반적으로 역방향 증폭보다 크기 때문에 간섭에 대한 저항력이 떨어질 수밖에 없다.

위에서 설명한 바와 같이 반상이 입력될 때 반상단의 전압은 거의 0이므로 차분관의 집전극 전압은 하나의 튜브만 변화한다.동상 입력 기간에 반상단의 전압은 동상단의 전압과 같기 때문에 공통모드 전압은 입력 전압과 같다!즉, 트랜지스터에 대한 차분의 집전극 전압은 두 트랜지스터가 동시에 다른 방향에서 바뀌는 부분을 제외하고 같은 방향에서 바뀌는데, 이는 공통 모드 출력 전압이다.

그것은 파이프 중 하나의 전압과 동일합니다.따라서 파이프가 포화되거나 끊어지기 쉽습니다.다행히도 공모전압의 증폭배수는 차모증폭배수의 수만배에 불과하다.

이상은 증폭기의 차형 입력과 공모형 입력의 공모형 억제비가 다르다는 것을 의미하지 않는다!이것은 반드시 동상 입력이어야 하며, 입력과 같은 효과를 가진 공통 모드 신호를 추가할 것이다!따라서 입력 신호가 클 때는 위상 확대 모드를 신중하게 사용해야 합니다.

12.연산 증폭기가 일반적으로 역방향으로 배율을 조정해야 하는 이유는 무엇입니까?

반상 입력과 동상 입력의 주요 차이점은 다음과 같습니다.

반상 입력법의 경우, 평형 저항기는 동상단에 접지되어 있고, 이 저항기에는 전류가 없기 때문에 (연산 증폭기의 입력 저항이 매우 크기 때문에) 이 동상단은 지전위와 비슷하며, 이를"가상지"라고 한다.또한 반상단과 동상단의 전세는 매우 가깝기 때문에 반상단에도"가상지"가 존재한다.

가상 접지의 장점은 공통 모드 입력 신호가 없다는 것이다.이 연산 증폭기의 공모 억제 비율이 높지 않더라도 공모 출력은 없습니다.동상 입력 연결 방법에는 가상 접지가 없습니다.단일 입력 신호를 사용하면 공통 모드 입력 신호가 생성됩니다.동일 모드 억제 비율이 높은 연산 증폭기를 사용하는 경우에도 동일 모드 출력이 유지됩니다.

따라서 가능한 한 역입력 연결 방법을 사용하는 것이 일반적입니다.

13.일부 연산 증폭기는 전원이 켜진 후 전압 입력이 없어도 출력되고 출력이 작지 않기 때문에 VCC/2를 참조 전압으로 자주 사용한다.

연산 증폭기의 출력에는 아무런 입력이 없다. 이것은 연산 증폭기 자체의 비대칭 설계 구조에 의해 발생한다. 즉 입력 오프셋 전압 Vos이다. 이것은 연산 증폭기의 매우 중요한 성능 매개변수이다.VCC/2는 연산 증폭기가 단일 전원 공급 장치에서 작동하기 때문에 연산 증폭기의 참조 전압으로 자주 사용됩니다.이때 연산 증폭기의 실제 참조는 VCC/2입니다.따라서 VCC/2의 DC 편압은 연산 증폭기의 양끝에서 자주 제공되며, 양전원과 음전원을 제공할 때 땅은 종종 참조로 사용된다.

연산 증폭기를 선택할 때 많은 문제를 주의해야 한다.그다지 엄격하지 않은 조건에서는 일반적으로 연산 증폭기의 작업 전압, 출력 전류, 전력 소비량, 이득 대역폭 승적, 가격 등을 고려해야 한다.물론 연산증폭기가 특수한 조건에서 사용될 때 부동한 영향요소를 고려해야 한다.

14. 왜 연산 증폭기로 구성된 증폭기 회로는 보통 역입력 모드를 샘플링합니까?

(1) 반상 입력기와 동상 입력기 사이의 주요 차이점은 다음과 같다.

반상 입력법의 경우, 평형 저항기는 동상단에 접지되어 있고, 이 저항기에는 전류가 없기 때문에 (연산 증폭기의 입력 저항이 매우 크기 때문에) 이 동상단은 지전위와 비슷하며, 이를"가상지"라고 한다.또한 반상단과 동상단의 전세는 매우 가깝기 때문에 반상단에도"가상지"가 존재한다.

가상 접지의 장점은 공통 모드 입력 신호가 없다는 것이다.이 연산 증폭기의 공모 억제 비율이 높지 않더라도 공모 출력은 없습니다.동상 입력 연결 방법에는 가상 접지가 없습니다.단일 입력 신호를 사용하면 공통 모드 입력 신호가 생성됩니다.동일 모드 억제 비율이 높은 연산 증폭기를 사용하는 경우에도 동일 모드 출력이 유지됩니다.따라서 가능한 한 역입력 연결 방법을 사용하는 것이 일반적입니다.

(2) 위상은 발진기이고, 반상은 증폭기를 안정시킬 수 있으며, 마이너스 피드백 연결

(3) 원칙적으로 동비례 증폭 회로를 연결할 수 있다.그러나 실제 응용에서 증폭된 신호 (즉, 차형 신호) 는 일반적으로 매우 작다.이때 노이즈 (일반적으로 공통 모드 신호) 를 억제하는 데 주의해야 합니다.동상비례증폭회로는 공모신호에 대한 억제능력이 비교적 낮으며 증폭을 기다리는 신호는 소음에 파묻혀 후처리에 불리하다.따라서 일반적으로 억제력이 뛰어난 역비례 증폭 회로를 선택합니다.

15.증폭기의 중요한 기능은 무엇입니까?

(1) 연산 증폭기의 두 입력단의 전압이 모두 0V이면 출력 전압도 0V와 같아야 한다.그러나 사실상 출력단에는 늘 일부 전압이 있는데 이를 오프셋 전압 Vos라고 한다.출력 포트의 오프셋 전압을 회로의 노이즈 이득으로 나눈 결과를 입력 오프셋 전압 또는 입력 참조 오프셋 전압이라고 합니다.이 특성은 일반적으로 데이터 테이블의 Vos로 표시됩니다.

Vos는 연산 증폭기의 반상 입력과 직렬 연결된 전압 소스에 해당합니다.차동 전압은 증폭기의 두 입력에 가해져 0V 출력을 생성해야 합니다.

(2) 이상적인 연산 증폭기의 입력 저항은 무한대이기 때문에 전류가 입력으로 유입되지 않는다.그러나 입력 레벨에서 양극 트랜지스터 (BJT) 의 실제 연산 증폭기를 사용하려면 일부 작업 전류가 필요합니다. 이를 편향 전류 (IB) 라고 합니다.일반적으로 두 개의 오프셋 전류가 있습니다. IB와 IB-는 각각 두 개의 입력으로 유입됩니다.IB 값의 범위가 매우 넓으며, 일종의 특수한 유형의 연산 증폭기이다