PCB技術 - 理解するPCB基板信号完全性解決

信号完全性問題は一つの要因によって引き起こされない, しかし、複数の要因に起因する PCB設計. 主な信号の整合性の問題は、反射を含む, リンギング, グラウンドバウンス, クロストーク, etc. 主にクロストークと反射解を導入する.

3.1クロストークスコア

クロストークは、信号が伝送線路上を伝搬するときに隣接する伝送線路に対する電磁結合によって引き起こされる望ましくない電圧ノイズ干渉を意味する。過度のクロストークは、回路の誤トリガを引き起こし、システムが正常に動作しないようにする。

クロストークはライン間隔に反比例するので、ラインの平行長に直接比例する。回路の負荷によりクロストークが変化する。同じトポロジーおよび配線に対しては、負荷が大きいほど、クロストークが大きくなる。クロストークは信号周波数に比例する。デジタル回路では、信号のエッジ変化がクロストークに対して最も大きな影響を与える。エッジが速くなるほど、クロストークが大きくなる。

このようなクロストークの特性を考慮すると、クロストークを低減するために以下の方法に要約することができる。

（1）可能な限り信号エッジの遷移速度を小さくする。デバイスを選択するとき、設計仕様に合致している間、低速デバイスはできるだけ選択されなければならない。そして、異なる変化するシグナルの混合使用は避けるべきである。

（2）容量結合と誘導結合によるクロストークは干渉線路の負荷インピーダンスの増加と共に増加するので、負荷を低減することで結合干渉の影響を低減することができる。

（3）配線条件が許容される場合、隣接する伝送線路間の平行長を減少させたり、容量結合ワイヤ間の距離を増加させようとする。例えば、3 W原理（ワイヤ間の距離は、3回の幅の1つのワイヤであっても、2つのトレース間の距離は、1つのトレースの幅の2倍より大きくなければならない）。より効果的な方法は、ワイヤを接地線で分離することである。

（4）隣接するPCB信号線間に接地線を挿入することにより、容量性クロストークも効果的に低減することができる。このグランド線は1／4波長毎にグランドに接続する必要がある。

（5）誘導結合を抑制することは困難であるため，ループ数を減らし，ループ面積を減らし，信号ループに対して同じ配線を共有することを避ける。

（6）隣接する2層の信号層のトレースは垂直でなければならず、レイヤ間のクロストークを低減するためにできるだけ並列トレースを回避する。

（7）表面層は1層のみであり、表面層配線の結合は中間層よりも強い。したがって、クロストークにより敏感である信号は、できるだけ内部層に配置されるべきである。

（8）終端を通じて、伝送線路の遠端及び近端と端子インピーダンスとが伝送線路に整合し、クロストーク及び反射干渉を大幅に低減することができる。

3.2反射解析

信号がインピーダンス変化に遭遇する限り、伝送線上を伝播するとき、反射が生じる。反射問題を解決する主な方法は端子インピーダンス整合を行うことである。

3.2.1典型的な送電線終了戦略

高速ディジタルシステムでは、伝送線路上のインピーダンス不整合が信号反射を引き起こす。反射を低減・除去する方法は、伝送線路の特性インピーダンスに応じて送信端または受信端での端子インピーダンス整合を行うことで、送信線の長さが次の条件に合致する場合には、ソース反射係数または負荷反射係数をOとすることで、終端技術を使用する必要がある。

L＞TR／2 TPD。式において、Lは伝送線路の長さであるTRはソース信号の立ち上がり時間であるTPDは伝送線路上の単位長さ当たりの負荷伝達遅延である。

の終了 PCB伝送 線路は通常、2つの戦略を採用している。負荷インピーダンスと伝送線路のインピーダンスとを一致させる, それで, 並列終了伝送線路のインピーダンスをソースインピーダンスと一致させる, それで, シリアル終了.

並列終端

並列終端は主にプルアップまたはプルダウンインピーダンスを負荷端に接続して端子のインピーダンス整合を達成することである。異なるアプリケーション環境に従って、並列終了は図2に示すようにいくつかの型に分割されることができる。

シリアル終端

直列終端は、可能な限りソースに近い伝送線に抵抗器を挿入することによって実現される。シリアル終端は、信号源のインピーダンスに整合することである。挿入された直列抵抗と駆動源の出力インピーダンスとの抵抗は、伝送線インピーダンス以上でなければならない。

これにより、ソース端反射係数をゼロにして負荷（反射端での入力高インピーダンス）を反映した信号を抑制し、ソース端から負荷端まで反射する。

3.2.2異なるプロセス装置の終了技術

インピーダンス整合及び終端技術の解決策は、回路内の相互接続長及び論理デバイスのシリーズによって異なる。特定の状況に対してのみ正しい適切な終了方法を使用して信号反射を効果的に低減することができる。

一般的に言って、CMOSプロセス駆動源のために、その出力インピーダンス値は比較的安定で、伝送線路のインピーダンス値に近いので、CMOSデバイスのための直列終端技術を使用することは、より良い結果を達成するTTLプロセス・ドライブ・ソースが出力ロジックが高いときに、出力インピーダンスが異なると共に、低い。

この時、平行なthevenin終了計画を使用することは、より良い戦略であるECLデバイスは一般に出力インピーダンスが非常に低い。したがって、ECL回路の受信端にプルダウン終端抵抗を使用してエネルギーを吸収するECL回路である。ユニバーサル終端技術

もちろん、上記の方法は絶対ではありません。特定の回路の違い、ネットワークトポロジーの選択、および受信端での負荷の数は、終端戦略に影響を及ぼすすべての要因である。したがって、高速回路において回路終端計画を実施する場合、最良の終端効果を得るための状況に応じて適切な終端方式を選択する必要がある。

信号完全性解析とモデリング

合理的な回路モデリングとシミュレーションは、最も一般の信号完全性解決です。高速回路設計において，シミュレーション解析はますます多くの利点を示した。それは設計者に正確かつ直感的な設計結果を与えます。そして、それは問題の初期の発見と適時修正に便利です。つの一般的に使用されるモデル：スパイスモデル、IBISモデル、Verilog -モデルがあります。

spiceは強力な汎用アナログ回路シミュレータである。モデル方程式とモデルパラメータの2つの部分から成る。

モデル方程式が与えられるので，spiceモデルはシミュレータのアルゴリズムと非常に密接に関連し，解析効率や解析結果をより良く得ることができる。iBISモデルは、特にPCBボードレベルおよびシステムレベルのデジタル信号の整合性解析モデルに使用される。

デジタル集積回路I／Oユニットとピンの特性を記述するためにI／V及びV／Tテーブルの形式を使用する。ibisモデルの解析精度は，主に1／v，v／tテーブルのデータ点数とデータ精度に依存する。spiceモデルと比較して，ibisモデルは計算量が少ない。

シミュレーション検証

非同期トランシーバの例回路は、結果を示すのに用いられます。シミュレーション環境では、励起信号は50 ns、電源は5 V、その他の設定はデフォルトである。rtsbネットワークのu 3‐5ピンのシミュレーションを行った。シミュレーション状況を図3に示す。

カーブAは終了前の信号波形であり、重大な信号反射があることが分かる曲線B及びCは接地終端抵抗の後の信号波形であり、終端抵抗値は異なる曲線Dは、thevenin終了の後のシグナル波形である。そして、それが終止抵抗器が基本的に反射を排除できるという図から分かる。不利な点は、接地に対する終端抵抗が接地高レベル電圧を降下させ、電源に対する終端抵抗が上昇することである。

マイクロエレクトロニクス技術の連続開発に基づいて, 高速デバイスの使用と高速ディジタルシステムの設計は増加している. システムデータレート, クロックレートと PCB密度 常に増加している, また、PCBボードの設計要件も高くなっている. 信号完全性問題.

PCBが良好な信号完全性を有することを保証するためには、様々な影響要因、合理的なレイアウト及びルートを合成し、それによって製品性能を向上させる必要がある。