PCB技術 - 高速PCB設計におけるタイミング解析とシミュレーション戦略の解析

ネットワーク通信の分野では、ATMスイッチ、コアルータ、ギガビットイーサネット、各種ゲートウェイ装置において、システムデータレートとクロックレートは絶えず向上し、対応するプロセッサの動作周波数もますます高くなっている、データ、音声、画像の伝送速度は500 Mbpsをはるかに上回り、数百メガバイト、ギガバイトのバックプレーンが一般的になっています。デジタルシステム速度の向上は信号の立ち上がりと立ち下がり時間ができるだけ短いことを意味し、デジタル信号の周波数とエッジレートの増加による一連の高速設計問題もますます際立っている。信号相互接続遅延がエッジ信号反転時間の20%より大きい場合、ボード上の信号線は伝送線効果を示し、この設計は高速設計となる。高速問題の発生はハードウェア設計により大きな挑戦をもたらした。論理的に見ると、正しいデザインがたくさんあります。実際のPCB設計で正しく処理されていない場合は、設計全体が失敗します。このような状況はますます高速ネットワークを追求している。通信分野がより明らかになった。専門家は、将来のハードウェア回路設計コストの面で、論理機能設計のコストは大幅に削減され、高速設計に関連するコストは総コストの80%以上を占めると予測している。高速問題はすでにシステム設計の成功の重要な要素の一つとなっている。

高速問題による信号のオーバーシュート、ダウンシュート、反射、リンギング、クロストークなどはシステムの正常なタイミングに深刻な影響を与える。システムシーケンスマージンの低下は、デジタル波形シーケンスと品質に影響を与える様々な現象に注目することを余儀なくさせる。時間が速度の向上によって過酷になると、システム原理を事前にどのように理解していても、いかなる無知と簡略化もシステムに深刻な結果をもたらす可能性があります。高速設計では、タイミング問題の影響がより重要になります。本文は具体的に高速設計におけるタイミング分析とシミュレーション戦略を討論する。

1汎用クロック同期のタイミング解析とシミュレーション

高速デジタル回路では、データの伝送は通常、クロックによって制御され、データ信号を秩序正しく送受信する。チップは所定のタイミングでデータを送受信することしかできない。過大な信号遅延または不適切な信号遅延マッチングは、信号のタイミング違反と機能の混乱を引き起こす可能性があります。低速システムでは、信号が定常状態に達するのに十分な時間があるため、相互接続遅延やリンギングなどの現象は無視することができる。しかし、高速システムでは、エッジレートが増加し、システムクロックレートが増加し、デバイス間の信号伝送時間と同期準備時間が短縮され、伝送路上の等価容量とインダクタンスも信号のデジタル変換遅延と歪みを引き起こす。さらに信号遅延不整合などの要素を加えると、チップの設置と保持時間に影響を与え、チップがデータを正確に送受信できず、システムが正常に動作しないことになる。

共通クロック同期とは、データ転送中に、バス上の駆動端と受信端が同じクロックソースを共有し、同じクロックバッファ（clock buffer）から同相クロックを発行し、データ転送と受信を完了することを意味する。図1は、一般的な共通クロック同期データ送受信動作の概略図を示す。図1では、水晶発振器crystalは出力信号CLK _ Inを生成し、クロック分配器clock BUFFERに到達する。CLOCK BUFFERはバッファリングを割り当てた後、2つの同相クロックを発行し、1つはCLKBであり、DRIVERのデータ出力に用いられる、もう1つは、DRIVERからRECEIVERに送信されたラッチデータをサンプリングするためのCLKAです。クロックCLKBは、飛行時間Tflt _ CLKB（飛行時間）後にDRIVERに到達する。DRIVERの内部データはCLKBによってラッチされ、TCO _ data時間後にDRIVERの出力ポートに表示されます。出力データは、飛行時間Tflt _ dataの後にRECEIVERの入力ポートに到達し、RECEIVERの入力ポートでは、clock BUFFERによって生成された別のクロックCLKA（遅延はCLKAクロック飛行時間、すなわちTflt _ CLKA）を使用してDRIVERのこれらのデータをサンプリングしてラッチし、COMMON clock Processの1クロックサイクルのデータ転送を完了する。

上記の手順は、RECEIVERに到達したデータをクロックの次の周期の立ち上がりエッジによってサンプリングすることを示している。これにより、データ転送に必要な2つの条件を得ることができます：1。RECEIVER入力側のデータは通常、必要なセットアップ時間Tsetupを有する。これは、クロックの最小時間値の前にデータが有効でなければならないことを意味します。データ信号はクロック信号の前に入力端子に到達しなければならず、それによって確立時間が満たす不等式を得ることができる、2.データのデバイスへのラッチを成功させるためには、信号がクロックサンプリングされて正確にラッチされることを保証するために、データ信号は受信チップの入力端に十分な有効時間保持されなければならない。この期間を保持時間と呼びます。CLKAの遅延は、データ無効時間（invalid）より小さくなければなりません。保持時間が満足する不等式を得ることができる。

1.1データ構築時間のタイミング分析

第1の条件によれば、データ信号は、データを正しくラッチするために、クロックCLKAの前に受信側に到達しなければならない。共通クロックバスにおいて、第1のクロックサイクルの機能は、データをDRIVERの出力端にラッチすることであり、第2のクロックサイクルはデータをRECEIVERの内部にラッチすることであり、これは、データ信号がRECEIVERの入力端に到達する時間は、クロック信号CLKAよりもItが十分に前であるべきであることを意味する。この条件を満たすためには、クロックとデータ信号が受信機に到達する遅延を決定し、受信機の設定時間要件を満たすことを確保する必要がある。必要な設定時間よりも長い時間量は、時間タイミングマージンTmarginを設定することです。図1のタイミングチャートにおいて、すべての矢印線はチップ内部または伝送路上のデータ信号とクロック信号による遅延を表す。次の矢印線は、第1クロックエッジからRECEIVER入力に到達するまでのデータの総遅延を示す。、上部の矢印線は、受信したクロックCLKAの総遅延を表す。最初のクロックエッジからデータがRECEIVER入力端子に到達するまでの総遅延は、

TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA

受信クロックCLKAの次の周期の総遅延は、

TCLKA_DELAY=TCYCLE+TCO_CLKA+Tflt_CLKA

データ作成時間を満たすためには、次のものが必要です。

TCLKA_DELAY_MIN-TDATA_DELAY_MAX-Tsetup-Tmargin>0

時計のジッタ、Tjitterなどの要素を展開して考慮した後、次のようになります。

TCYCLE+（TCO_CLKA_MIN-TCO_CLKB_MAX）+（Tflt_CLKA_MIN-Tflt_CLKB_MAX）-TCO_DATA_MAX-Tflt_DATA_SETTLE_DELAY_MAX-Tjitter-Tsetup-Tmargin>0（1）

式（1）において、TCYCLEはクロックのクロック周期である、最初の括弧はクロックチップclock BUFFER出力クロックCLKAとCLKBの間の最大位相差であり、マニュアルでは出力出力スキューと呼ばれ、2つ目の括弧では、クロックバッファチップ出力の受信機とドライバにそれぞれ到達する2つのクロックCLKAとCLKBの間の最大遅延差である。

式（1）において、TCO _ DATAとは、クロックトリガからデータが出力ポートに現れ、テスト電圧Vmeas（またはVREF）のしきい値に達するまでの特定のテスト負荷とテスト条件下での時間間隔を指す。TCO _ DATAのサイズはチップの内部論理遅延に関係する。時間、バッファOUTPUT buffer特性、出力負荷条件は直接関連しており、TCOはチップデータテーブルで見つけることができる。

式（1）によると、実際には、Tflt _ CLKB _ MIN-Tflt _ CLKB _ MAXとTflt _ DATA _ SETTLE _ DELAY _ MAXの2つの調整可能な部分しかありません。設定時間を満たすだけでは、Tflt _ CLKA _ MINはできるだけ大きく、Tflt _ CCLB _ MAXとTflt _ DATA _ SETTLE _ DELAY _ MMAXはできるだけ小さくしなければなりません。本質的には、受信クロックが遅く、データが早く来ることが要求されています。

1.2データ保持時間のタイミング解析

データを装置内部にロックすることに成功するためには、信号がクロックサンプリングされて正確にラッチされることを確実にするために、データ信号は受信チップの入力端において十分な時間有効に維持されなければならない。この期間を保持時間と呼びます。共通クロックバスでは、受信側バッファは、次のデータをデータ送信側にラッチしながら、第2のクロックエッジを使用してデータをラッチする。したがって、受信側の保持時間を満たすためには、次のデータ信号が到着する前に、有効データが受信側フリップフロップにロックされていることを確保する必要がある。これには、受信クロックCLKAの遅延が、受信データ信号の遅延よりも小さいことが要求される。

およびデータ遅延：

TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA_SWITCH_DELAY

データ保存時間を満たすには、次のものが必要です。

TDATA_DELAY_MIN-TCLKA_DELAY_MAX-Thold-Tmargin>0

クロックジッタTjitterなどの要素を拡張し、組織し、考慮すると、以下の関係が得られる：

（TCO_CLKB_MIN-TCO_CLKA_MAX）+（Tflt_CLKB_MIN-Tflt_CLKA_MAX）+TCO_DATA_MIN+TTflt_DATA_SWITCH_DELAY_MIN-Thold-Tmargin-Tjitter>0 2

式（2）において、第1括弧は依然としてクロックチップclock BUFFER出力クロック間の最大位相差であり、2つ目の括弧は、クロックチップが出力する2つのクロックCLKAとCLKBがそれぞれRECEIVERとDRIVERに到達すると理解し続ける。データ保持時間を満たすためには、実際には2つの調整可能な部分、すなわちTflt _ CLKB _ MIN-Tflt _ CLKA _ MAXとTflt _ data _ SWITCH _ DELAY _ MINしかない。保持時間を単独で満たす観点からは、Tflt _ CLKB _ MINとTflt _ data _ SWITCH _ DELAY _ MINはできるだけ大きく、Tflt _ CLKA _ MAXはできるだけ小さくなければならない。つまり、保持時間を満たすには、受信クロックを早めに到来させなければなりませんが、データは後で無効にしなければなりません。

データを正確に受信するためには、データの確立時間と保存時間、すなわち（1）と（2）を同時に満たすことを総合的に考慮しなければならない。この2つの不等式を分析すると、送信クロック遅延、受信クロック遅延、データ遅延の3つの調整方法しかないことがわかります。調整スキームは、まず、送信クロック遅延が厳密には受信クロック遅延に等しいと仮定し、すなわち、Tflt _ CLKA _ MIN-Tflt _ CLKB _ MAX=0とTflt _ CLKB _ MIN-Tflt _ CLKA _ MAX=0（この2つの方程式の仮定によるタイミング偏差は後述する）、その後、シミュレーションによりデータ遅延範囲を得ることができる。データ遅延に解決策がない場合は、上記2つの等式を返して送信クロック遅延または受信クロック遅延を調整します。次に、広帯域ネットワークスイッチにおけるGLINKバス共通クロック同期データの送受信の例を示します。まず、送信クロックの遅延が受信クロックの遅延と厳密に等しいと仮定した後、データの遅延範囲を決定し、パラメータを置換し、（1）と（2）はそれぞれ次のようになります。

1.5-Tflt_DATA_SETTLE_DELAY_MAX-Tmargin>0

0.5+Tflt_DATA_SWITCH_DELAY_MIN-Tmargin>0

不等式プロンプトの下で、実際のPCBレイアウトと結合して、Tflt _ DATA _ SETTLE _ DELAY _ MAX＜1.1を決定し、tflt _ data _ switch _ delay _ min>-0.1であり、残りの0.4 nsマージンは2つのクロックの時間差とTmarginに割り当てられる。SPECCTRAQUESTでトポロジを抽出し、信号完全性シミュレーションを行い、各セグメントの回線長とトポロジを決定します。この構造（12種類の組み合わせ）を全走査シミュレーションし、Tflt _ DATA _ SETTLE _ DELAY _ MAX=1.0825 Tflt _ DATA _ SWITCH _ DELAY _ MIN=-0.0835004を得て、確定した1.1と

-0.1範囲指数。これにより、GLINKバスデータ線の制約規則を導出することができます：1。整合抵抗から送信端までの遅延は0.1 nsを超えてはならない、

2.データ線は0.1 nsに一致する必要があります。つまり、各データ線は0.65 nsから0.75 nsの間でなければなりません。以上の制約規則により、ルーティングを起動できます。

次に、硬性規定「Tflt _ CLKA _ MIN-Tflt _ CLKB _ MAX=0とTflt _ CLKB _ MIN-Tflt _ CLKA _ MAX=0」の影響を考慮する。事前制約送信クロックと受信クロックの長さは同じである（実際の動作時は0.02 nsに一致する）。CADENCE環境では、クロックシミュレーションが実行され、結果は、｜Tflt _ CLKA _ MIN-Tflt _ CLKB _ MA interconnection X｜<0.2および｜Tflt _ CLKB _ MIN-Tflt _ CLKA _ max｜<0.2であった。tmarginに残されたマージンは0.2 ns

最終シミュレーション結果は、1です。整合抵抗と発光端との間の遅延は0.1 nsを超えてはならない。2.データ線は0.1 nsに一致し、つまり各データ線は0.65 nsから0.75 nsの間でなければならない、3.送信クロックと受信クロックは一致し、長さは0.02 nsであり、4.Tmargin=0.2ns。上記のトポロジテンプレートと制約規則を使用して、SPECTRAQUESTまたはALLEGROはCONSTRAINS MANAGERをインポートできます。これらの設計制約規則を設定すると、自動ルータを使用して規則駆動の自動配線や手動回線調整を行うことができます。

2ソース同期タイミング関係とシミュレーション例

ソース同期とは、クロックゲート信号CLKが送信データとともに駆動チップによって送信され、共通クロック同期のように独立したクロックソースを使用しないことを意味する。ソース同期データ転送と受信では、データは最初に受信側に送信され、その後、短時間ゲートクロック後に受信側に送信され、これらのデータをサンプリングしてラッチするために使用されます。模式図を図2に示す。ソース同期のタイミング解析は、共通クロック同期よりも簡単であり、解析方法は非常に似ています。解析式は次のように直接与えられます。

設定時間：Tvb _ min+（Tflt _ clk _ min-Tflt _ data _ settle _ lay _ max）-Tsetup Tmarin>0

保持時間：Tva _ min+（Tflt _ data _ switch _ delay min-Tflt _ clk-max）-Thold Tmargin>0

ここで、Tvbは、クロックが有効になる前にドライバデータが有効になる時間を表すドライバの設定時間であり、Tvaは、クロックが有効になった後にドライバデータが有効に保持される時間を示す送信機の保持時間であり、他のパラメータには、以前と同じ意味があります。現在、通信回路で非常に一般的なTBIインタフェースを例に、ソース同期タイミング解析とシミュレーションプロセスを紹介している。TBIインタフェースは主に送信クロックと10 bit送信データ、2つの受信クロックと10 it受信データを含む。RBC 0とRBC 1は2つの受信クロックである。ギガビットイーサネットでは、2つのクロックの周波数は62.5 MHzで、180°異なる。2つのクロックの立ち上がりエッジは、データを順次ラッチするために使用される。データテーブルのタイミングパラメータに基づいて、上記の式を代入すると、次のことができます。

2.5+Tflt _ clk _ min-Tflt _ data __ settle _ delay _ max-1-Tエッジ>0

1.5+Tflt_data__switch_delay min-Tflt_clk _max-0.5 Tmargin>0

前述の分析方法を模倣する：クロックとデータ信号線の飛行時間が厳密に等しいと仮定する、すなわちクロックとデータが完全に一致し、次にそれらの不一致の影響を分析する。上記の式が

1.5-Tセリン>0

1−Tアルギニン>0

設定時間と保持時間には大きな余裕があることがわかります。シミュレーションの結果、データとクロックの長さは完全に同じであることが分かった（0.02 nsマッチングを例に）が、0.3 nsの違いが残っている、すなわち、

Tflt_clk_min-Tflt_data_settle_lay_max<0.3

Tflt _ data _ switch _ delay最小-Tflt _ clk _ max<0.3

Tmargin=0.5 nsをとり、クロックとデータのマッチングは0.2 nsとなり、つまりデータとクロックの長さのマッチングは0.2 nsを超えてはならない。

実際のシミュレーションでは、まずクロックとデータの信号完全性について分析とシミュレーションを行い、適切な終端マッチングによってより良い受信波形を得ることができる。図3は受動端マッチングと能動端マッチングクロック線の異なるアナログ波形比較のセットであり、そこから分かるように、まず信号完全性シミュレーションを行う必要がある。

汎用クロック同期では、データの転送と受信は1クロック期間内に完了する必要があります。同時に、デバイスの遅延とPCBトレースの遅延も共通クロックバスの最大理論動作周波数を制限する。したがって、共通クロック同期は、通常、200 MHz〜300 MHz未満の伝送速度で使用される。このレートより高い転送には、通常、ソース同期技術を導入する必要があります。ソース同期技術は相対クロックシステムで動作し、データとクロックの並列伝送を使用して、伝送速度は主にデータとクロック信号の間の時間差によって決定され、それによってシステムはより高い伝送速度を実現することができる。広帯域イーサネットスイッチのホストとサブボードの信号完全性分析、タイミング分析とシミュレーションを通じて、著者は製品の設計周期を大幅に短縮し、分析とシミュレーションを通じて高速設計における信号完全性、タイミングなどの問題を効果的に解決した。この問題は設計品質と設計速度を十分に保証し、PCBボードの一次通過を実現した。マザーボードとドーターボードのデバッグが完了し、生産に成功しました。