PCB Tecnico - Concentrarsi sull'integrità del segnale in progetti complessi

Abstract: Nella progettazione SoC, l'accoppiamento tra i segnali causerà problemi di integrità del segnale. Ignorare i problemi di integrità del segnale può portare a conversazioni incrociate tra i segnali e anche l'affidabilità, la fabbricabilità e le prestazioni del sistema saranno ridotte. Questo articolo descrive in ASIC Il metodo per risolvere il problema di integrità del segnale nella progettazione del chip.

Per la progettazione di ASIC (circuito integrato specifico dell'applicazione), grazie all'applicazione di celle standard, cicli di sviluppo più brevi e zone di protezione più allentate tra le celle, le prestazioni delle celle standard vengono sprecate. Pertanto, la chiave per la progettazione di chip ASIC di fascia alta è garantire che i chip ad alte prestazioni siano consegnati in breve tempo di sviluppo.

Con lo sviluppo della tecnologia di processo, la possibilità di causare il crosstalk del segnale è aumentata. Il numero di strati metallici di cablaggio continua ad aumentare: da 4 o 5 strati nel processo 0,35um a più di 7 strati metallici nel processo 0,13um. Man mano che aumenta il numero di strati di cablaggio, aumenterà anche la capacità del canale adiacente. Inoltre, il rapido aumento del numero di cancelli di circuito nei progetti complessi attuali richiede linee di interconnessione sempre più lunghe. La resistenza sui fili lunghi aumenterà e i fili metallici più sottili e sottili aumenteranno anche la resistenza a causa della diminuzione della sezione trasversale dei fili di interconnessione. Anche se viene utilizzato il processo di interconnessione esistente del filo di rame, questo problema non può essere risolto, ma ritarda solo il tempo per risolvere il problema della resistenza.

Ovviamente, l'influenza tra queste linee di segnale adiacenti domina le decisioni progettuali e richiede un modello diverso e più accurato rispetto al passato. L'influenza di un segnale su un altro è legata alla fase relativa tra i segnali. Per i segnali con la stessa fase, una rete vittima con un piccolo ricevitore e trasmettitore collegati a una linea di segnale lunga 0,5 mm sarà accelerata del 30%. Per linee di segnale lunghe 1mm, la rete delle vittime sarà accelerata del 40%. Per segnali con fasi opposte, una rete vittima con un piccolo ricevitore e trasmettitore collegati a una linea di segnale lunga 0,5 mm decelerarà del 70%. Quando la lunghezza della linea del segnale è 1mm, il segnale decelererà di più del 100%.

Un modo per risolvere il problema della crosstalk del segnale è quello di aumentare la distanza tra le linee del segnale metallico. Raddoppiando la spaziatura della linea del segnale, la crosstalk del segnale sulla linea del segnale da 0,5 mm può essere ridotta dal 70% al 20%. Anche l'interferenza su lunghe linee di segnale (linee di segnale 1mm) sarà ridotta dal 100% al 40%. Tuttavia, la conversazione incrociata tra i segnali esiste ancora e il metodo di ridurre la conversazione incrociata tra i segnali raddoppiando la distanza tra le linee metalliche aumenterà l'area del chip e aumenterà la difficoltà di cablaggio.

Adottare misure di protezione

Un altro modo per risolvere i problemi di cui sopra è adottare misure di schermatura. Aggiungi cavi di alimentazione o di massa su entrambi i lati del cavo del segnale e il segnale crosstalk sarà notevolmente ridotto. L'aggiunta di misure di schermatura al sistema richiede anche che tutti i componenti abbiano un buon bypass e, allo stesso tempo, dovrebbe essere garantito che l'alimentazione e il terreno siano il più "puliti" possibile. Infatti, dal punto di vista dell'area, questa soluzione è peggiore del metodo di raddoppiare la distanza tra le linee metalliche. Questo perché in questo caso la spaziatura tra le linee del segnale è 4 volte la spaziatura minima, quindi questo tipo di terreno Il metodo di spaziatura tra le linee aumenterà la complessità del cablaggio di un ordine di grandezza.

Tuttavia, il metodo di schermatura può essere più adatto per alcune linee di segnale. Ad esempio, la linea di clock ha una velocità molto elevata e i driver e buffer più grandi sono collegati a tali linee di segnale. La tecnologia a circuito chiuso a fase può compensare il ritardo aggiuntivo del segnale sul driver e sul buffer. Il layout corretto assicura che un ambiente isolato sia formato 24 ore su 24, minimizzando così l'interferenza del segnale di clock al segnale dati.

In questo metodo, i progettisti utilizzano strumenti di estrazione e analisi per rilevare aree soggette a problemi di integrità del segnale, quindi selezionarne alcuni e risolvere i problemi in quest'area. Se le linee di segnale problematiche sono isolate l'una dall'altra, il riavvolgimento può risolvere il problema. L'approccio più semplice consiste nel modificare le dimensioni dell'unità e aggiungere un buffer alla rete vittima.

Il processo di sintesi logica seleziona sempre il driver appropriato in base al valore stimato approssimativo del carico online. In generale, la sintesi logica sceglie sempre un driver più forte per ottenere una sovracompensazione del carico previsto. Tuttavia, il carico è effettivamente sconosciuto prima che la progettazione fisica sia completata e il carico effettivo può variare da -70% a +200% rispetto alla situazione di carico prevista. Il caso peggiore può essere che un conducente a breve termine con un carico troppo grande è seguito da un conducente a lungo termine leggermente carico. Una soluzione al problema del driver è usare un buffer per dividere lunghe file. Ciò può ridurre la lunghezza della linea e la capacità di accoppiamento e può anche ridurre il carico sull'ingresso del buffer al livello di un singolo carico. Questa tecnologia garantisce che vengano apportate modifiche minori nel processo di posizionamento e routing del buffer per garantire l'implementazione di pianificazione e ottimizzazione a livello inferiore. L'aggiunta di una fase di analisi statica della temporizzazione al flusso di progettazione può gestire problemi di rumore e ritardo. Lo scopo di questo è quello di integrare i passaggi per risolvere crosstalk e temporizzazione in un unico flusso. In primo luogo, questi strumenti estraggono i parametri parassitari dopo il posizionamento e l'instradamento. In secondo luogo, secondo il modello di carico estratto, il ritardo del segnale viene calcolato senza considerare alcun effetto crosstalk. Questi ritardi estratti vengono quindi contrassegnati nella progettazione e gli strumenti di analisi statica dei tempi vengono utilizzati per determinare tempi errati. Dopo aver ottenuto la prima approssimazione della finestra di temporizzazione, il progettista aggiunge il ritardo dovuto al crosstalk e controlla se il timing supererà la finestra di temporizzazione assegnata. Il flusso di progettazione completo richiede tre analisi statiche della temporizzazione.

Affidabilità e fabbricabilità

La tendenza nel settore oggi è che il numero di chip gate continua ad aumentare e anche le prestazioni del chip sono migliorate man mano che le dimensioni delle funzionalità si riducono. Il teorema di Moore afferma che la velocità dell'orologio e il numero di cancelli del circuito raddoppiano ogni 18 mesi. Al fine di mantenere il limite di lavoro sicuro nella progettazione, il continuo perfezionamento della tecnologia di processo richiede che la tensione di alimentazione deve essere ridotta di conseguenza. Allo stesso tempo, anche il consumo energetico su ogni cancello del circuito sta diminuendo. La diminuzione della tensione di alimentazione e la diminuzione del consumo di energia su ogni cancello non riescono sempre a tenere il passo con l'aumento del numero di cancelli e l'aumento della frequenza di clock.

Ad esempio, in una nuova generazione di tecnologia di processo, un processore ad alte prestazioni ha un consumo energetico previsto di 300W a condizione di una tensione di alimentazione 1,8V. La dimensione media dei chip ASIC raggiungerà 34 milioni di gate e la frequenza di clock supererà 450MHz. La corrente di alimentazione dei chip ASIC di prossima generazione sarà molto più alta di quella dei chip esistenti. Rispetto allo stesso design ASIC nel processo 0.35um, il consumo energetico del chip ASIC 0.18um supererà 6 volte e l'intensità corrente supererà 10 volte.

L'aumento del consumo energetico e della corrente causerà la migrazione degli elettroni. Ci sarà migrazione del metallo sulle reti unidirezionali ad alta potenza a causa del flusso di corrente, soprattutto quando la corrente scorre attraverso la curva della linea di segnale o in un piccolo spazio. Il fenomeno dell'autoriscaldamento all'elevata resistenza della linea di segnale attraverso la quale i flussi bidirezionali di corrente possono anche causare problemi di migrazione.

Il restringimento della dimensione della caratteristica del chip richiede anche una corrispondente riduzione della dimensione della regione dell'ossido del gate. La regione ad alto potenziale nel circuito di commutazione può intrappolare gli elettroni nella regione dell'ossido del cancello. La distruzione della zona di ossidazione e il conseguente cambiamento nella corrispondente soglia del cancello è un processo cumulativo, che è correlato alla frequenza di commutazione e dipende dal tasso di conversione del segnale.

Se la frequenza di commutazione è mantenuta al di sotto di un limite di sicurezza, è possibile prevedere la normale vita operativa del dispositivo. Tuttavia, la sfida consiste nello sviluppare un nuovo metodo per controllare l'effetto dell'elettrone termico corrispondente alla frequenza o al tasso di conversione al di sopra del limite di sicurezza. L'utente deve caratterizzare pienamente questi effetti. In primo luogo, devono simulare le condizioni transitorie del circuito interno standard della cella. Successivamente devono confrontare i risultati della simulazione sotto il limite di densità corrente con i risultati delle prove della struttura effettiva del wafer di silicio. Infine, hanno bisogno di creare un modello di dispositivo che rifletta accuratamente il dispositivo reale e la tecnologia di processo.

L'analisi del circuito segue una serie di metodi diversi, e tutti questi metodi richiedono il calcolo della frequenza di commutazione effettiva. Un modo per risolvere il problema è quello di simulare la risposta accurata di tutti i circuiti in base al modello caratteristico. Un altro approccio è quello di sviluppare un modello probabilistico per approssimare da vicino il comportamento effettivo nella struttura del silicio.

Per risolvere i problemi legati alla migrazione dei metalli e all'iniezione di elettroni caldi, il primo metodo è quello di inserire buffer su fili lunghi, che di solito hanno correnti più elevate e velocità di commutazione del segnale più veloci. Va sottolineato che se la velocità del buffer è appena inferiore al driver, questo metodo può ridurre la capacità di carico sulla linea del segnale e ridurre il tasso di conversione del segnale. Un'altra possibile soluzione è quella di cambiare l'unità driver e ricevitore.

Effetto antenna e rumore

Il processo di incisione al plasma sullo strato metallico costringe la carica ad accumularsi sul cancello dell'IC. Il rapporto tra l'area del cancello sempre più piccola e la lunghezza sempre crescente della linea del segnale di interconnessione si tradurrà in pressione parziale capacitiva, che danneggerà ulteriormente il dispositivo, che è un processo cumulativo. Il metodo di base per minimizzare questo effetto antenna è quello di limitare il rapporto tra l'area dell'area metallica e la circonferenza e limitare il rapporto tra l'area della griglia e la circonferenza. L'adozione di tali regole può ridurre il processo di accumulo e trasferimento della carica.

Un'altra strategia alternativa è quella di utilizzare uno strumento di cablaggio che si basa sulle regole di cablaggio di compensazione dell'antenna. In questo modo, la corrente dell'antenna può essere prevenuta o minimizzata, ma il costo di questo metodo è che l'area del chip è più grande. Un altro metodo possibile è quello di collegare un'antenna lunga all'area di diffusione e utilizzare la resistenza di diffusione per trasferire la carica ad altre aree (come il substrato). Infine, l'inserimento di un buffer può anche ridurre la lunghezza della linea e inserire una resistenza di diffusione (canale transistor di uscita di tipo P o N) come percorso di resistenza all'alimentazione o al suolo.

L'aumento del consumo energetico e della corrente di alimentazione porterà anche altri problemi. Grandi correnti causeranno una caduta di tensione sulla linea di alimentazione. Pertanto, quando la corrente scorre attraverso una rete di alimentazione a resistenza non zero, verrà generata una caduta di tensione IR, riducendo così la tensione che raggiunge il cancello. Il metodo di riduzione della resistenza sulla rete di alimentazione elettrica è limitato dall'area del chip e dalla congestione del cablaggio. L'estrazione e l'analisi nella fase di verifica fisica richiedono un complesso processo di simulazione e analisi full-chip, che include simulazione e analisi di processi transitori, effetti di induttanza e capacità.

Tuttavia, dopo aver completato il posizionamento e il routing, c'è poca o nessuna possibilità di risolvere i problemi di cui sopra, quindi la situazione sarà peggiore. Il modo migliore per risolvere il problema del consumo energetico è quello di condurre una seria ricerca sulla progettazione e le strategie di implementazione nelle prime fasi di progettazione e persino nella fase di progettazione RTL. L'analisi della potenza altamente accurata di RTL deve essere collegata ad implementazioni logiche e fisiche per garantire la qualità del progetto finale.

Strumenti di progettazione di nuova generazione

Per risolvere i problemi di cui sopra, l'intero processo di progettazione deve essere ulteriormente aggiornato per diventare un insieme di strumenti in grado di considerare una varietà di effetti diversi e valutazioni di progettazione. Gli strumenti devono avere la capacità di trasmettere dati intelligenti. Ad esempio, lo standard ALF (Advanced Library Format) emergente che supporta i modelli matematici può trasmettere più attributi senza modificare il calcolo originale e il formato dei dati. Per i nuovi progetti altamente complessi ed esigenti, è necessario pianificare soluzioni ai problemi nelle prime fasi del processo di progettazione, perché le correzioni in questo momento sono le più efficaci. I collegamenti tra progettazione, verifica, posizionamento e routing e verifica fisica finale richiedono uno scambio coerente di dati, senza la necessità di modificare i dati o eseguire calcoli aggiuntivi.

Con ALF, gli utenti possono generare vettori di prova per controllare il consumo energetico e la migrazione degli elettroni e allo stesso tempo, possono anche testare la funzione del chip. Il vettore di prova può utilizzare il riferimento di probabilità dei dati estratti del chip per garantire la precisione necessaria. Utilizzando questo metodo è possibile esaminare attentamente l'intero processo di progettazione. Nel primo processo di progettazione a livello di registro del progetto, gli ingegneri possono ridurre al minimo il crosstalk del segnale attraverso un'attenta pianificazione, pianificazione a livello inferiore e analisi della potenza. Il driver asincrono dell'orologio sviluppato per alcune parti del progetto ridurrà l'aumento simultaneo di potenza di commutazione dell'intero chip, riducendo allo stesso tempo il rumore e la caduta IR sulla rete di alimentazione.

Sfortunatamente, gli strumenti software commerciali esistenti hanno un valore applicativo molto limitato per la progettazione di prodotti di prossima generazione.

Sebbene la maggior parte dei produttori ASIC abbia i propri team interni di sviluppo degli strumenti, e il lavoro principale di questi reparti di sviluppo è quello di integrare alcuni singoli strumenti in un processo completo e progettare alcuni ambienti operativi automatizzati per questi strumenti in modo che questi strumenti possano essere basati su script automatici da eseguire. Poiché gli strumenti software commerciali esistenti non possono risolvere i problemi affrontati dalla progettazione, nel prossimo futuro vedremo che il numero di strumenti di progettazione sviluppati internamente dai produttori ASIC continuerà ad aumentare.

Tuttavia, il problema con gli strumenti sviluppati dai fornitori ASIC è che questi strumenti richiedono più supporto e formazione rispetto agli strumenti software commerciali, perché gli sviluppatori di strumenti all'interno dei fornitori ASIC non sono responsabili di rendere gli strumenti facili da usare e manutenibile. Stanno solo cercando di fornire soluzioni rapide ad alcuni dei problemi chiave affrontati dagli utenti interni, cioè il team di ingegneri di progettazione.