Substrato IC - SRAM- Requisiti per Wafer -Level Packaging & Chip

Per ridurre l'impronta, e quindi lo spazio complessivo della scheda, i microcontroller migrano a nodi di processo più piccoli ogni altra generazione. Allo stesso tempo, si stanno evolvendo per eseguire operazioni più complesse e potenti. Man mano che le operazioni diventano più complesse, è urgente aumentare la cache. Sfortunatamente, con ogni nuovo nodo di processo, l'aggiunta di cache embedded (SRAM embedded) diventa difficile per una serie di motivi, tra cui SER più alto, rendimento più basso e consumo energetico più elevato. I clienti hanno anche requisiti SRAM personalizzati. Affinché i produttori di MCU forniscano tutte le dimensioni possibili della cache richiederebbero loro di avere un portafoglio di prodotti troppo ampio da gestire. Questo ha spinto la necessità di limitare l'SRAM incorporato sul core del controller e di cache tramite un SRAM esterno. Tuttavia, poiché SRAM esterno occupa una grande quantità di spazio per schede PCB, utilizzare SRAM esterno deve affrontare la sfida della miniaturizzazione. Grazie alla sua architettura a sei transistor, ridurre le dimensioni della SRAM esterna portando la SRAM esterna su un nodo di processo più piccolo introdurrà gli stessi problemi che hanno afflitto la SRAM incorporata miniaturizzata. Questo ci porta alla prossima alternativa a questo problema secolare: ridurre il rapporto tra l'imballaggio del chip e la dimensione del chip nell'SRAM esterno. In genere, i chip SRAM confezionati sono molte volte le dimensioni del chip nudo (fino a 10 volte). Una soluzione comune a questo problema è quella di non utilizzare chip SRAM incapsulati. Ha senso prendere un chip SRAM (formato 1/10) e poi imballarlo con un chip MCU utilizzando una complessa tecnologia di imballaggio multi-chip (MCP) o 3D (noto anche come SIP system-level packaging). Ma questo approccio richiede investimenti significativi ed è fattibile solo per i maggiori produttori. Dal punto di vista progettuale, questo riduce anche la flessibilità perché i componenti in SIP non sono facilmente sostituiti. Ad esempio, se la nuova tecnologia SRAM è disponibile, non possiamo facilmente sostituire il chip SRAM in SIP. Per sostituire uno qualsiasi dei chip nudi nel pacchetto, l'intero SIP deve essere ri-autenticato. La riqualificazione richiede reinvestimenti e più tempo. Quindi c'è un modo per risparmiare spazio sulla scheda escludendo l'SRAM dalla MCU senza mettere l'MCP in difficoltà? Tornando al rapporto di dimensione core-chip, vediamo spazio per miglioramenti significativi. Perche' non controlli se c'e' un pacco che si adatta bene allo stampo? In altre parole, se non è possibile disimballare, si prega di ridurre la scala delle dimensioni. Attualmente l'approccio più avanzato è quello di ridurre le dimensioni del pacchetto chip utilizzando WLCSP (wafer level chip level package). WLCSP si riferisce alla tecnologia di tagliare singole unità da un wafer in piccoli pezzi e poi assemblarle in un pacchetto. Il dispositivo è essenzialmente un chip nudo con un punto sollevato o un modello sferico array che non richiede linee di legame o connessioni a livello intermedio. A seconda delle specifiche, l'area di un pacchetto a livello di chip è fino al 20% più grande di quella del chip. Il processo ha ora raggiunto un livello innovativo in cui gli stabilimenti produttivi possono produrre componenti CSP senza aumentare l'area del truciolo (con solo un leggero aumento di spessore per adattarsi al bump/sfera). Numeri. Wafer - on - chip packaging (WLCSP) fornisce il metodo più avanzato per ridurre le dimensioni del chip nudo confezionato. Il WLCSP mostrato qui è stato sviluppato da DECA Technologies e non aumenta l'area dei chip che lo compongono. (Credito: DECA Technologies/ Cypress Semiconductor) CSP ha alcuni vantaggi rispetto alla pellicola non rivestita. I dispositivi CSP sono più facili da testare, gestire, assemblare e riscrivere. Hanno anche proprietà di conducibilità termica migliorate. Quando il core viene trasferito a nodi di processo più recenti, è possibile ridurre il core standardizzando la dimensione CSP. Ciò garantisce che i componenti CSP possano essere sostituiti da una nuova generazione di componenti CSP senza complicazioni associate alla modifica dello stampo. Ovviamente, questi risparmi di spazio sono importanti in termini di domanda di wearables e elettronica portatile. Ad esempio, il BGA a 48 sfere utilizzato nella memoria IC in molti dispositivi indossabili oggi ha una dimensione di 8mmx6mmx1mm (48mm3). A confronto, la stessa parte in un pacchetto CSP misura 3.7mmx3.8mmx0.5mm (7mm3). In altre parole, è possibile ridurre il volume dell'85%. Questo risparmio può essere utilizzato per ridurre l'area e lo spessore del PCB per i dispositivi portatili. Di conseguenza, la domanda di dispositivi basati su WLCSP da parte dei produttori di wearables e Internet of Things (IoT) non è limitata alla SRAM, ma c'è una nuova domanda.