Technologie PCB - Conception et usinage de systèmes monopuce PCB (SOC)

Avec le développement de la technologie de processus de circuit intégré à très grande échelle, les puces sont de plus en plus grandes et des millions de circuits de niveau porte peuvent être intégrés sur une seule puce. Le développement de diverses technologies de procédés compatibles permet d'intégrer sur une même puce des dispositifs de types très différents. Il ouvre une large voie technologique pour l'intégration de systèmes. Une véritable intégration de puce au niveau du système, qui non seulement place plusieurs circuits logiques numériques à fonctions complexes sur une même puce pour former un système numérique monopuce complet, mais comprend également d'autres types de dispositifs fonctionnels électroniques sur la puce, Par example des dispositifs analogiques et des mémoires spécialisées, certaines applications peuvent être étendues pour inclure des dispositifs radiofréquences ou même des MEMS. En général, une puce de niveau système doit comprendre un système numérique et une électronique analogique sur au moins une seule puce.

Un système dédié est nécessaire. Le développement de la conception SOC jouera donc un rôle clé dans l'industrie de la conception de circuits intégrés de demain. Cet article discute des techniques de conception et des méthodes de traitement nécessaires pour un système de machine à puce unique en fonction des caractéristiques de la puce au niveau du système. Parce que la conception de puce de niveau système à puce unique offre de plus grands avantages en termes de vitesse, de consommation d'énergie et de coût par rapport aux systèmes à puces multiples. En outre, les particularités des systèmes électroniques ont différentes applications.

1. Caractéristiques du système sur puce

Il a les caractéristiques suivantes: les puces de niveau système sont des puces monolithiques qui permettent l'intégration de systèmes entièrement électroniques.

1. Grande échelle et structure complexe.

La structure du circuit comprend également une mémoire flash mpusra mdra meprom, adcda C et d'autres circuits analogiques et RF. Pour réduire le temps de mise sur le marché, des millions de portes, voire des centaines de millions de composants, ont été conçus. Les exigences de point de départ de conception sont plus élevées que celles des ASIC ordinaires et ne peuvent pas compter sur des unités logiques et de circuit de base comme unités de base, mais utilisent plutôt des composants ou des modules plus importants appelés IP de propriété intellectuelle. Parmi les méthodes de vérification, il convient d'appliquer une méthode de vérification à signaux mixtes combinant des circuits numériques et analogiques. Pour tester efficacement chaque module, en particulier IP, il est nécessaire d'effectuer une conception de testabilité.

2. Vitesse rapide, relation de synchronisation étroite.

Il pose de nombreux problèmes de conception, tels que des fréquences d'horloge système allant jusqu'à plusieurs centaines de mégaoctets et des relations de synchronisation complexes à l'intérieur et entre les modules. Tels que la vérification temporelle, la conception à faible consommation d'énergie et les effets à haute fréquence tels que l'intégrité du signal, les interférences électromagnétiques et la diaphonie du signal.

Dans le cas du submicronique profond, le retard de suivi devient indispensable par rapport au retard de grille, et la technologie de processus submicronique profond est principalement utilisée pour les puces de niveau système. Et devenir le facteur principal. De plus, les relations temporelles complexes des puces au niveau du système augmentent la difficulté d'adaptation temporelle dans le circuit. Les très petits moments fil à fil et l'espacement des couches du procédé submicronique profond améliorent le couplage du signal entre les lignes et les couches. En plus de la très haute fréquence de fonctionnement du système, les interférences électromagnétiques et la diaphonie du signal peuvent être exacerbées, ce qui rend la vérification de la conception difficile.

2. Technologie de conception SOC

1 réutilisation du design

Il est impossible de concevoir un système sur puce à l'échelle de millions de portes à partir de zéro. Construire le design à un niveau supérieur. Il est nécessaire d'utiliser plus de technologie de multiplexage IP. Ce n'est qu'alors que la conception peut être achevée rapidement, assurant le succès de la conception et obtenant un soc à faible coût pour répondre aux besoins du marché.

Pour la conception et l'utilisation futures. Les cœurs sont généralement divisés en trois types. La réutilisation de la conception est basée sur un noyau (CORE) qui transforme une variété de circuits de module de supermacrocellule éprouvés en noyau. L'un d'eux est appelé hardcore et il est connecté à un processus spécifique. La disposition physique du système a été validée par des tests sur film mince. Il peut être appelé directement par le nouveau design en tant que module fonctionnel spécifique. Le second est le softcore, écrit en langage de description du matériel ou en langage C pour la simulation fonctionnelle. Troisièmement, le noyau solide (firmcore Soft Core) a été développé sur la base d'un noyau souple intégré avec une planification de la disposition. Actuellement, la méthode de réutilisation de la conception repose en grande partie sur le solide, qui combine la description au niveau RTL avec une bibliothèque spécifique d'unités standard pour une optimisation intégrée logique, la formation d'une grille de niveau porte et, finalement, la formation du noyau dur nécessaire à la conception via des outils de mise en page. Cette approche intégrée Soft RTL offre une certaine flexibilité de conception qui peut être combinée avec des applications spécifiques, avec des descriptions modifiées de manière appropriée et revalidées pour répondre aux exigences d'une application spécifique. En outre, à mesure que les technologies de processus évoluent, la nouvelle bibliothèque peut également être utilisée pour la resynthèse, l'optimisation, le placement et le câblage dans de nouvelles conditions de processus, ainsi que pour la revalidation afin d'obtenir un noyau dur. Cette méthode est utilisée pour mettre en œuvre la réutilisation de la conception et les méthodes traditionnelles de conception de modules. L'efficacité peut être augmentée de 2 à 3 fois. Par conséquent, la réutilisation de la conception avant le processus de 0,35 µm est principalement réalisée par cette méthode de synthèse RTL softcaryote.

Profondeur submicronique (DSM rend le système sur puce plus grand et plus complexe. Cette approche intégrée rencontrera de nouveaux problèmes à mesure que la technologie de processus évolue. Parce que le processus évolue vers des tailles de 0,18 µm ou moins, il n'est pas nécessaire de traiter avec précision. Le retard de grille est un retard d'interconnexion. Relations temporelles entre les signaux, en plus d'une fréquence d'horloge de plusieurs centaines de mégaoctets S est très strict, il est donc difficile d'utiliser l'approche intégrée de soft RTL à des fins de conception et de réutilisation. La conception de systèmes sur puce basée sur le noyau déplace l'approche de conception de la conception de circuits à la conception de systèmes. L'accent mis sur la conception passera de la Synthèse logique d'aujourd'hui, de la mise en page et du routage au niveau des portes, de la post - simulation à la simulation au niveau du système, de la co - simulation logicielle et matérielle et de la conception physique combinant plusieurs cœurs. Forçant l'industrie du design à polariser, l'un consiste à se tourner vers des systèmes qui utilisent l'IP pour concevoir des systèmes spécialisés de haute performance et de haute complexité. L'autre consiste à concevoir le noyau sous DSM, en entrant dans la conception de la couche physique pour rendre les performances du noyau DSM meilleures et plus fiables. Test du met.

2. Conception à faible consommation d'énergie

Il y aura des dizaines voire des centaines de watts de consommation. L'énorme consommation d'énergie pose des problèmes d'encapsulation et de fiabilité. Grâce à plus d'un million de portes intégrées, le système sur puce fonctionne à une fréquence d'horloge de plusieurs centaines de mégaoctets. Par conséquent, la conception de la consommation d'énergie réduite est une exigence inévitable pour la conception de la puce au niveau du système. Dans la conception, nous devrions commencer à réduire la consommation d'énergie de la puce de plusieurs façons.

La réduction de la tension de fonctionnement est un aspect, c'est - à - dire l'aspect de la conception du système. Mais une tension de fonctionnement trop basse peut affecter les performances du système. Une approche plus mature consiste à utiliser le mode Idle (mode Idle et mode basse consommation). Lorsqu'il n'y a pas de tâche, le système est dans un état d'attente ou dans un mode de faible consommation d'énergie avec une faible tension, une faible fréquence d'horloge. Les alimentations programmables sont utilisées pour obtenir des performances élevées et une faible consommation d'énergie. Une méthode efficace de consommation d'énergie.

Comme la structure de circuit complémentaire comporte une paire de transistors pnmos à chaque entrée de grille, on utilise le moins possible une structure de circuit complémentaire classique dans la structure de configuration de circuit. Une grande charge Capacitive est formée. Lorsque le circuit CMOS fonctionne, la consommation d'énergie de charge et de décharge du commutateur capacitif de charge représente plus de 70% de la consommation totale d'énergie. Ainsi, pour un groupe de structures de circuits à faible capacité de charge, on choisit principalement des configurations de structures de circuits Sub - micrométriques profondes. Les états tels que Switch Logic, Domino Logic et NP Logic permettent une meilleure optimisation de la vitesse et de la consommation d'énergie.

Un système avec une fréquence de plusieurs centaines de mégaoctets ne peut pas fonctionner partout avec une fréquence de plusieurs centaines de mégaoctets et une conception logique à faible consommation d'énergie. Les portes de faible puissance peuvent être utilisées dans les parties du circuit où la vitesse n'est pas élevée ou la capacité de conduite est faible pour réduire la consommation d'énergie du système. Ainsi, une conception optimisée à faible consommation d'énergie a été intégrée à la Synthèse logique, en utilisant autant que possible des circuits unitaires à faible consommation d'énergie, sous réserve de respecter la vitesse de fonctionnement du circuit.

Presque tous les circuits de sortie MOS utilisent une paire de tubes P et nmos complémentaires et utilisent la technologie de conception de circuits de faible puissance. Lors de la commutation, les deux appareils sont allumés simultanément, ce qui entraîne une consommation d'énergie importante. Les puces de niveau système ont de nombreuses branches et la fréquence du circuit est élevée. Le phénomène est encore plus grave. Par conséquent, ce problème doit être évité autant que possible dans la conception du circuit. Il semble que la consommation d'énergie peut être réduite.

2. Technologie de conception de testabilité

Le noyau est enterré profondément dans la puce. Les puces de niveau système intègrent un noyau et une logique définie par l'utilisateur (udl). Le coeur ne peut pas être testé à l'avance. Il ne peut être utilisé que dans le cadre d'une puce de niveau système une fois sa fabrication terminée. Testez la puce et la puce en même temps. Il existe donc de nombreuses difficultés dans les tests de puces au niveau du système. Tout d'abord, le noyau est le choix des autres. Les concepteurs du noyau peuvent ne pas avoir une bonne compréhension du noyau et ne pas tester les connaissances et les capacités du noyau. Le noyau est enterré profondément dans la puce et le test du noyau intégré ne peut pas être effectué par une méthode qui teste un seul noyau indépendant. Les ressources de test de noyau et de périphérique ne peuvent être connectées qu'en accédant à un certain module de circuit, et il existe plusieurs méthodes courantes:

Connectez l'extrémité E / s du noyau directement à l'extrémité sortante de la puce, 1 technologie d'accès direct parallèle. Soit les bornes Core I / O et les bornes Chip Lead sont partagées par le multiplexeur. Cette méthode est généralement utilisée pour les puces avec moins de cœurs pris en sandwich dans la puce ou les puces avec des bornes riches disponibles. L'avantage de l'accès direct parallèle est la possibilité d'utiliser directement une méthode de test de noyau indépendante pour tester le noyau de serrage sur la puce.

Cette méthode consiste à établir une chaîne de balayage autour du noyau, 2 liens de balayage série entrant dans la méthode. Toutes les E / s du noyau peuvent être connectées indirectement à la périphérie. Avec la chaîne de balayage, le mode de test peut être transmis au point de test, ainsi que le résultat de la réponse de test. La technique de Boundary Scan est une méthode d'accès spécifique. L'avantage de la méthode de balayage série est d'économiser le port de sortie. 3 Accès à une organisation de test fonctionnel, cette approche consiste à accéder à des modules logiques autour du noyau pour générer ou diffuser des modèles de test. L'auto - test de la puce est l'un d'entre eux. L'accès sur puce aux ressources de test est utilisé pour tester un noyau spécifique. L'auto - test réduit la complexité du module d'accès périphérique et ne nécessite qu'une simple interface de test. Cette méthode peut être utilisée pour la plupart des tests de mémoire, et la logique d'auto - test et le noyau de mémoire sont conçus ensemble.

Assurez - vous que chaque noyau est correct. Un test transcœur doit également être effectué par le circuit logique environnant. Un test complet de la puce au niveau du système devrait inclure un test interne de base. Et des tests de circuits logiques définis par l'utilisateur. La tâche de conception de testabilité dans la conception de puces est de connecter le dispositif de test et le circuit au niveau du système testé en un mécanisme unifié via un circuit de test dft. La voie d'accès de chaque coeur peut être reliée à l'extrémité principale d'entrée / sortie de la puce par l'intermédiaire d'un multiplexeur, la voie d'accès de test peut être reliée au bus de la puce ou le point de test à contrôler et à observer peut être relié à la chaîne de balayage. Former un tout unifié qui peut être contrôlé par l'équipement de test.

4 Synthèse physique de SOC submicroniques profonds

La latence dépend de la disposition physique. Par conséquent, l'approche de conception traditionnelle de haut en bas ne connaît que le retard après avoir terminé la disposition physique. Si une erreur de temporisation est détectée à ce moment - là, le facteur de retard principal est le retard d'interconnexion dû au temps submicronique profond. Il est nécessaire de revenir à l'avant et de modifier la conception de l'avant ou de réorganiser, cette conception répétée de la disposition et du câblage à la recomposition peut nécessiter plusieurs exécutions pour atteindre les objectifs de temps. Au fur et à mesure que la taille des caractéristiques diminue, l'impact de la connexion d'interconnexion devient de plus en plus important. Les méthodes de conception traditionnelles de synthèse logique, de disposition individuelle et de câblage ne répondent plus aux exigences de conception. La Synthèse logique et la mise en page doivent être plus étroitement liées et utiliser une approche de synthèse physique pour permettre aux concepteurs de prendre en compte simultanément les problèmes fonctionnels de haut niveau, les problèmes structurels et les problèmes de mise en page de bas niveau. Le processus de synthèse physique est divisé en trois étapes: la planification initiale, la planification RTL et la planification au niveau du secteur. Au cours de la phase de planification initiale, la mise en page initiale est d'abord terminée, le module RTL est placé sur la puce et la mise en page des E / s et la planification du cordon d'alimentation sont terminées. En fonction de l'analyse de la chronologie du circuit et de l'analyse du degré de congestion du câblage, le concepteur peut procéder à un redécoupage des modules du circuit. Via le câblage de couche supérieure, le câblage est effectué entre les modules. Et extraire les paramètres parasites, générer un modèle de réseau câblé précis, déterminer les contraintes temporelles de chaque module RTL, formant une contrainte intégrée.

Une mise en page rapide est ensuite effectuée pour obtenir une description plus précise du module RTL. Sur la base de cette description, la disposition et la position des broches du câblage de couche supérieure ont été affinées. Enfin, on obtient un modèle de charge de ligne pour chaque module RTL et des contraintes intégrées précises pour chaque module. La phase de planification RTL vise à estimer plus précisément la surface et le temps des modules RTL. Passez rapidement à travers la table de réseau au niveau de la porte via l'Estimateur RTL. Complétez la grille de niveau de porte, la planification de niveau de porte est l'optimisation complète indépendante de chaque module de niveau RTL. Enfin, les lieux et les itinéraires. Un arbre d'horloge est synthétisé pour chaque module RTL et pour l'ensemble de la puce. Il effectue également des analyses de synchronisation et de congestion de ligne et peut apporter des modifications locales si des problèmes sont détectés. Étant donné que le processus de synthèse physique est étroitement lié à la Synthèse logique frontale et que la Synthèse logique est effectuée sur la base de la mise en page et du routage, le modèle de latence est précis et les itérations de conception sont moins nombreuses.

5. Techniques de vérification de la conception

Plus la taille du circuit est grande, plus le système est complexe, plus le temps de validation est long. Actuellement, il existe sur le marché des outils Cao adaptés à différents domaines de conception et objets de conception. Cependant, si ces outils sont utilisés pour vérifier la conception de la puce au niveau du système, ils doivent être combinés. La validation de la conception est une partie très importante du travail de conception. Et intégré dans le même environnement.

La plupart des outils de simulation sont dérivés de Spice et des modèles au niveau des transistors sont nécessaires pour la simulation de circuits analogiques. En raison de la nécessité de résoudre les équations du circuit, plus le circuit est complexe, plus le temps de simulation est long. Les structures parallèles pour le calcul numérique et les modèles pour la simulation peuvent augmenter considérablement la vitesse de simulation et peuvent simuler des dizaines de milliers de circuits de dispositifs et même des cœurs. Cependant, il reste difficile de simuler l'ensemble du SOC à l'échelle de millions de portes. D'autre part, un réseau de lignes à puce de niveau système submicronique profond a une latence supérieure à celle de la grille et fonctionne à une fréquence de plusieurs centaines de mégaoctets. L'interférence entre les signaux et l'analyse de l'intégrité du signal sont également nécessaires. Il peut être déterminé par simulation de niveau de transistor. La simulation de signaux numériques ne nécessite qu'un modèle logique, la simulation est rapide et à grande échelle. Dans cette perspective, après la conception physique, les transistors et les paramètres de câblage de chaque module sont extraits et une vérification au niveau du module est d'abord effectuée. Sur cette base, des simulations conjointes sont effectuées à l'aide de simulateurs prenant en charge plusieurs modèles différents pour résoudre les problèmes de validation dans la conception soc.

Presque tous les microprocesseurs sont utilisés, ainsi que des logiciels et du matériel spécialisés. Le matériel et le logiciel sont étroitement liés, mais avant que le système ne soit fabriqué, il était sur une puce de niveau système. L'interaction entre le logiciel et le matériel est souvent difficile à détecter avec précision certaines erreurs de conception et ne sera pas évidente. Pour résoudre ce problème, il est nécessaire d'utiliser une technique de co - validation matériel / logiciel.

3. La technologie de traitement du silicium est un facteur clé de succès dans la conception de systèmes monolithiques

Il faut également décider quelle technique de traitement utiliser. La capacité de traitement de la logique numérique CMOS varie peu entre les différents fabricants d'ASIC. Lors de la conception de puces de niveau système, en plus de choisir des outils de conception, des bibliothèques d'unités et des cœurs. Mais Ray dit que pour l'intégration de systèmes monolithiques, d'autres modules spéciaux doivent être ajoutés au besoin, ce qui nécessite des étapes supplémentaires de processus de masquage. Par example, une SRAM nécessite l'ajout de deux masques, pour une mémoire flash, elle nécessite l'ajout de 5 masques; pour un circuit analogique, elle nécessite l'ajout d'au moins 2 - 3 masques pour la réalisation de condensateurs métalliques, de condensateurs polycristallins polycristallins et de résistances en silicium polycristallin. Il y a une grande différence entre ces différents fabricants. Les concepteurs doivent suivre les exigences de module spéciales et les exigences de base IP pour sélectionner le fabricant d'usinage approprié afin que le processus puisse répondre aux indicateurs de base et aux exigences de module spéciales. Si vous envisagez de fabriquer un système monolithique à signal mixte, vous devez choisir un fabricant qui s'occupe de l'isolation entre la puissance de traitement du module analogique et le numérique / analogique pour répondre aux exigences de conception du système monolithique.