Technologie PCB - Analyse de cas de vérification de l'intégrité du signal

La plupart des ingénieurs de conception de cartes discuteront de l'intégrité du signal et vous diront à quel point il est compliqué et dangereux de concevoir des cartes à grande vitesse. Ils vous diront que lorsque l'horloge du système dépasse 50 MHz, l'interconnexion des signaux sur les cartes introduit un retard de signal dans le chemin de synchronisation, Et ces retards de signal limiteront les performances de la conception au niveau de la carte. Ils vous expliqueront également comment les effets de ligne de transmission introduiront rapidement de graves problèmes d'intégrité du signal, tels que les oscillations du signal, les dépassements et les baisses, et comment ces problèmes menacent la tolérance au bruit de la conception et le principe de cohérence monotone de la conception. En outre, l'apparition de diaphonie de signal et de rayonnement électromagnétique peut sérieusement nuire au bon fonctionnement de la carte de circuit conçue.

La même question peut recevoir des réponses différentes. Si vous êtes en contact avec des ingénieurs qui travaillent encore sur la conception de cartes à faible vitesse, ils haussent souvent les épaules pour indiquer leur impuissance. La stratégie traditionnelle de réponse passive aux problèmes potentiels d'intégrité du signal dans la conception de cartes à faible vitesse est de développer des contraintes de conception appropriées pour la conception. Lorsque certains canaux de signal spéciaux présentent de graves problèmes d'intégrité du signal, tels que la diaphonie du signal ou les interférences électromagnétiques, les ingénieurs de conception ajoutent souvent des contraintes physiques strictes à une partie de la conception ou même à l'ensemble de la conception elle - même.

Même si cette solution peut encore répondre à des besoins temporaires, les ingénieurs de conception paient un prix élevé pour cela. La conception contrainte augmente souvent le coût du produit final et limite les performances du produit. Par exemple, les ingénieurs de conception peuvent être obligés d'ajouter une couche de panneau de signalisation parce qu'ils ne peuvent pas trouver un emplacement approprié pour une sorte d'interconnexion de signal. Cependant, dans le marché très concurrentiel d'aujourd'hui, la capacité de minimiser les coûts et de fournir des performances uniques du produit signifie souvent le succès ou l'échec du produit.

Récemment, un ingénieur de conception d'un fournisseur d'équipement réseau bien connu a utilisé xtk, un ensemble d'outils d'analyse de l'intégrité du signal développé par innoveda, pour effectuer une analyse du signal sur une carte de circuit imprimé sur un produit de routeur qu'ils ont développé. Les résultats de l'analyse sont choquants. Bien que la carte fonctionne correctement, des règles de conception très strictes ont conduit à la mise en œuvre de la conception de la carte nécessitant 24 couches de carte pour éviter les problèmes d'intégrité du signal. Les résultats de l'analyse ont montré qu'il y avait de graves contraintes excessives sur cette conception. En effet, la conception de la carte ne nécessite que le traitement et la mise en oeuvre d'une carte à 8 couches sans perturber les problèmes d'intégrité du signal. Le produit amélioré a permis d'économiser 2 millions de dollars sur les seuls coûts de production de la carte.

De nombreux ingénieurs de conception ont constaté que l'analyse de l'intégrité du signal n'est plus seulement un problème particulier dans le domaine de la conception de systèmes à grande vitesse. La véritable cause du problème d'intégrité du signal est la diminution constante des temps de montée et de descente du signal, plutôt que l'augmentation de l'horloge du système. Avec les progrès continus dans la technologie des processus de production des fabricants de circuits intégrés, le niveau actuel de la technologie a atteint le processus 0,25 µm ou même moins. L'amélioration continue de la technologie de production de composants est utilisée pour éliminer les technologies obsolètes et obsolètes. Lorsque les composants électroniques standard traditionnels sont fabriqués à l'aide de technologies de pointe, il est possible de réduire la taille tout en permettant aux dispositifs de Commuter de plus en plus rapidement. Plus vite, donc les temps de montée et de descente du signal deviennent de plus en plus courts.

En effet, tous les trois ans environ, la taille de la grille du transistor diminuera d'environ 30% et, corrélativement, la vitesse de commutation du transistor augmentera d'environ 30%. La réduction du temps de montée et de descente du signal conduit à une « crise potentielle» qui peut éventuellement conduire à des problèmes de vitesse élevée dans la conception, qui n'ont jamais été considérés comme des facteurs contribuant aux problèmes de vitesse élevée dans le processus de conception traditionnel.

Pourquoi parler d'une conversion plus rapide des bords du signal (temps de montée et de descente du signal plus courts) plutôt que d'une augmentation de la fréquence d'horloge du système pose - t - il de sérieux et importants défis de conception aux ingénieurs de conception de cartes? En effet, lorsque la conversion du signal est relativement lente (les temps de montée et de descente du signal sont relativement longs), le câblage dans le PCB peut être modélisé comme un câblage idéal avec une certaine quantité de retard pour assurer une précision assez élevée. Pour l'analyse fonctionnelle, tous les retards en ligne peuvent être concentrés à la sortie du Driver et le même signal sera observé simultanément par les différentes bornes d'entrée de tous les récepteurs connectés à la sortie du Driver sur le segment de ligne. Forme d'onde.

Le modèle paramétrique de retard total peut analyser avec précision le comportement du circuit sans analyse de simulation spécialisée. La pratique montre que la mise en œuvre physique est très proche de l'analyse théorique et de la simulation si le facteur de retard du paramètre total de l'ensemble est pris en compte dans la conception.

Comme le signal change plus rapidement (les temps de montée et de descente du signal sont raccourcis), chaque segment de câblage sur la carte passe d'un fil idéal à une ligne de transmission complexe. A ce stade, le retard de la connexion du signal ne peut plus être modélisé à la sortie du pilote de manière à assembler un modèle paramétrique total. À ce stade, les signaux reçus sur chaque récepteur connecté électriquement entre eux sont différents lorsque le même signal de pilote pilote pilote une connexion PCB complexe. Non seulement il est nécessaire de diviser le retard de signal de la connexion PCB entière en retard de signal des segments de connexion PCB respectifs, mais il est également nécessaire d'examiner attentivement l'influence mutuelle des différents effets de ligne de transmission sur chaque segment de connexion PCB. En raison de l'effet haute vitesse, il est difficile pour les ingénieurs de conception de prédire les signaux sur les connexions PCB complexes. Une analyse de ligne de transmission est donc nécessaire pour déterminer le retard réel du signal à l'entrée de chaque récepteur.

On sait d'après l'expérience pratique que l'efficacité d'une ligne de transmission apparaît dès que sa longueur est supérieure à 1 / 6 de la longueur utile correspondent au temps de montée ou de descente d'un entraîneur. Par exemple, en supposant que le temps de montée d'un élément utilisé dans la conception est de 1 ns et que la vitesse de transmission du signal sur la ligne de connexion PCB est de 2 NS / ft, un effet de ligne de transmission peut survenir tant que la longueur de la ligne de connexion est supérieure à 1 pouce, ce qui peut entraîner des problèmes potentiels de circuit à grande vitesse. De toute évidence, tous les fils de la planche ont une longueur inférieure à 1 pouce. Les planches sont rares. Sur la base de cette compréhension, il est concevable que les ingénieurs de conception rencontrent des problèmes de vitesse élevée lors de la conception avec des composants avec un temps de montée de 1 ns.

Les problèmes mentionnés ci - dessus sont de plus en plus graves à mesure que la technologie des procédés de circuits intégrés est constamment mise à jour.

Dans la conception des systèmes d'aujourd'hui, les appareils avec un temps de montée de 1NS sont rapidement devenus une chose du passé. Les ingénieurs en conception de PC utilisent des processeurs haute performance avec un temps de montée de 0,5 ns pour réaliser des conceptions de systèmes complexes telles que des vitesses d'horloge supérieures à 400 MHz et des fréquences de fonctionnement de bus supérieures à 100 MHz. Ces ingénieurs de conception ont déjà de l'expérience dans la conception de circuits à grande vitesse, de sorte qu'ils considèrent les problèmes particuliers dans la conception à grande vitesse. Cependant, les problèmes de conception à grande vitesse sont devenus de plus en plus courants. Tant que les ingénieurs de conception utilisent des dispositifs FPGA de nouvelle génération ou d'autres composants standard de la technologie de processus 0,25 µm pour concevoir de nouveaux produits, ces problèmes à haute vitesse peuvent surgir sans fin. Le problème est que les systèmes conçus peuvent difficilement fonctionner correctement si certains types d'analyses à grande vitesse ne sont pas mis en oeuvre.

L'accélération continue de la fréquence d'horloge dans la conversion du signal plutôt que dans la conception entraînera une dégradation de l'environnement de conception: la conception tolère de moins en moins les pannes et toute différence subtile dans la conception peut entraîner des problèmes potentiels. Je dois mentionner un incident récent qui est arrivé à un célèbre fabricant américain de systèmes de vision industrielle. Il s'agit d'un célèbre fabricant américain de systèmes de vision industrielle (systèmes de détection d'images). Récemment, leurs ingénieurs de conception de cartes ont rencontré un phénomène très étrange. Les produits conçus, fabriqués et mis sur le marché avec succès il y a sept ans peuvent fonctionner et fonctionner de manière très stable et fiable. Cependant, un produit récemment sorti de la chaîne de production a eu un problème et le produit ne fonctionne pas correctement.

Il s'agit d'une conception de système de 20 MHz. Il ne semble pas nécessaire de considérer la question de la conception à grande vitesse. Aucune modification de conception n'a été apportée et les composants utilisés sont conformes aux exigences de conception d'origine. Les ingénieurs de conception sont très confus: pourquoi le système échoue - t - il? Sans aucune modification de conception, la fabrication est basée sur les mêmes composants électroniques que dans la conception originale. La seule différence est que les composants électroniques utilisés sont miniaturisés et plus rapides, principalement en raison des progrès constants dans la technologie de fabrication IC d'aujourd'hui. Alors, qu'est - ce qui cause un dysfonctionnement du système?

Il s'avère que la défaillance du système est due à des problèmes d'intégrité du signal introduits par la nouvelle technologie de processus de dispositif. Ces problèmes n'ont pas été rencontrés par les ingénieurs de conception dans les systèmes à vitesse relativement basse initialement validés et n'ont pas besoin d'être pris en compte. Les problèmes d'intégrité du signal peuvent être exprimés de différentes manières. La question du temps vient toujours en premier. La réduction des temps de montée et de descente du signal va d'abord entraîner des problèmes de synchronisation dans le système conçu. Deuxièmement, l'oscillation du signal, le dépassement et le recul du signal causés par l'effet de ligne de transmission peuvent tous constituer une grande menace pour la tolérance aux pannes et la monotonie du système conçu. Dans les systèmes lents, les ingénieurs de conception négligent souvent les retards d'interconnexion et les oscillations de signal, principalement parce que les oscillations de signal causées par l'effet de ligne de transmission ont suffisamment de temps pour se stabiliser dans un système lent. Cependant, avec l'accélération constante des sauts de signal et l'augmentation constante de la fréquence d'horloge du système, le temps de préparation pour la transmission du signal entre les dispositifs et le contrôle de l'horloge est considérablement réduit. La gravité du problème augmente soudainement et la probabilité d'échec augmente rapidement.

Certains problèmes avec les circuits à grande vitesse ne sont pas très graves, tandis que d'autres sont catastrophiques. Par example, une oscillation du signal provoquée par l'établissement d'une réflexion aller - retour du signal sur la ligne de transmission peut entraîner un faux déclenchement du dispositif (commande multi - horloge). Un dépassement du signal causé principalement par la réflexion du signal entraînera des erreurs de temporisation et peut même endommager les composants. La diaphonie entre les signaux devient un problème très important après que le temps de montée des signaux soit inférieur à 1 ns. La diaphonie se produit généralement dans les conceptions de cartes à haute densité. Dans le même temps, le signal saute rapidement et il est facile de coupler entre les lignes pour former une diaphonie. Lorsque le temps de montée du signal est inférieur à 1 NS, la composante harmonique haute fréquence du signal est facilement couplée aux lignes de signal adjacentes, formant une diaphonie. Ainsi, un tel système est sujet à ce problème s'il existe un grand nombre de lignes de signal interconnectées à grande vitesse dans la carte. L'apparition d'équipements à grande vitesse permet un temps de montée du signal inférieur à 0,5 NS, ce qui entraîne plus de problèmes avec les systèmes conçus: problèmes de stabilité du système électrique et problèmes d'interférences électromagnétiques (EMI). Lorsque la fréquence des changements simultanés de données sur le bus de données est très élevée, une stabilité du système électrique peut se produire, entraînant de grandes fluctuations et fluctuations du plan de puissance. De grandes fluctuations et fluctuations du plan de référence dans le système affecteront le signal dans la conception. Ce type de conception de système nécessite une planification minutieuse de la conception du système électrique et le choix de la stratégie de découplage du système électrique la plus rationnelle. Une combinaison étroite des deux est essentielle pour assurer la stabilité du système électrique. Les signaux rapides sont également plus sensibles aux radiations, de sorte que l'EMI attire de plus en plus l'attention des ingénieurs concepteurs et devient un aspect important à prendre en compte dans les nouvelles conceptions. L'électronique d'aujourd'hui en particulier doit faire face à de nombreuses réglementations de l'industrie.

Malheureusement, dans la conception de systèmes à basse vitesse, les crises potentielles dues à la réduction du temps de montée du signal sont souvent ignorées par les ingénieurs de conception. C'est parce que les ingénieurs de conception ne veulent pas faire d'analyse d'intégrité du signal, mais évitent de le faire autant que possible. Le vrai danger est que de nombreuses cartes sont envoyées à traiter alors que les problèmes d'intégrité du signal ne sont pas encore connus. Dans le même temps, en raison de l'imprévisibilité du problème d'intégrité du signal lui - même, le problème d'intégrité du signal peut ne pas se manifester lors du test final de la carte traitée, qui peut se produire lorsque le produit est envoyé à l'utilisateur final. Si un produit échoue sur le site Web de l'utilisateur, il deviendra très difficile de diagnostiquer et de résoudre le problème. Le risque réel réside également dans le coût plus élevé des NRE (coûts de travaux ponctuels). Chaque fabricant de conception de produit de carte de circuit imprimé partagera toutes les dépenses NRE pendant le cycle de vie du produit. Après la conception et la production de la carte, les itérations de conception causées par des problèmes imprévisibles d'intégrité du signal à grande vitesse entraîneront une augmentation rapide des coûts NRE.

Il existe un axiome bien connu dans le domaine de la conception et de la production de produits électroniques: le coût du travail répétitif augmente de manière exponentielle de la phase de conception à la phase de production, et une fois que le produit est distribué sur le site de l'utilisateur final, le coût de ce travail répétitif devient plus élevé. Par conséquent, toute conception au niveau de la carte qui peut fonctionner correctement dans le processus de conception et de production, si un problème survient après l'envoi du produit au site de l'utilisateur, le développement du produit est en cours par rapport aux attentes des ingénieurs de conception qui recherchent et résolvent les problèmes dans le domaine de la conception à grande vitesse traditionnelle. Ces coûts comprennent non seulement les coûts énormes directement causés par un travail répétitif important, mais reflètent également l'insatisfaction et la perte de confiance des utilisateurs. Le problème ci - dessus exige fortement l'introduction de nouvelles étapes dans le cycle de développement de tout produit au niveau de la carte afin d'éviter que les problèmes d'intégrité du signal ne se faufilent dans le processus de production. Au fil des ans, les ingénieurs de conception ASIC ont développé une bonne habitude. Dans le cadre de l'accord contractuel, l'Ingénieur de conception de l'ASIC doit signer une « signature» de la conception avec le fabricant de l'ASIC afin d'assurer l'intégrité des informations de conception. Les coûts NRE engagés dans le processus de développement de puces personnalisées peuvent atteindre des centaines de milliers de dollars. Les fabricants de production et de traitement d'IC exigent fortement que chacune de ces conceptions soit testée avec le simulateur "Gold Edition" afin de protéger ses propres coûts et obligations de droits. De plus, l'ajout d'une étape d '« acceptation de signature » protège et limite efficacement les concepteurs et les fabricants d'usinage. Il exige non seulement que les fabricants d'usinage IC produisent des produits de dispositifs qualifiés et de haute qualité pour leurs clients, mais aussi que les ingénieurs de conception IC conçoivent. Plus standardisé, les dispositifs conçus sont hautement fabricables. La signature de la conception de circuits à grande vitesse (vérification de l'intégrité du signal avant que la carte ne soit envoyée à l'usinage) est tout aussi importante pour les fabricants de conception et d'usinage de cartes. En tant qu'étape dans le processus de conception traditionnel, l'outil de test de vérification de l'intégrité du signal à grande vitesse est utilisé pour l'analyse et la vérification de chaque conception au niveau de la carte (quelle que soit la vitesse d'horloge dans la conception). Les ingénieurs de conception doivent s'assurer que les problèmes d'intégrité du signal dans la conception ont été résolus avant d'envoyer la conception au processus de fabrication. Par conséquent, les ingénieurs de conception sont confiants que les produits qu'ils conçoivent ont une meilleure garantie de qualité. Les problèmes imprévisibles d'intégrité du signal ne se produiront plus une fois que le produit conçu aura été expédié au site de l'utilisateur final. À l'avenir, les ingénieurs de conception n'auront plus à s'inquiéter s'ils ajoutent des contraintes de conception appropriées pour résoudre les problèmes d'intégrité du signal dans les conceptions au niveau de la carte ou s'ils font de leur mieux pour se concentrer sur la résolution de problèmes critiques de lignes de signal à grande vitesse au cours du processus de conception. La vérification signée de l'intégrité du signal après la mise en page de la carte peut éliminer ce risque et les préoccupations des ingénieurs.

Quel type de simulateur peut fournir la meilleure solution pour l'analyse de l'intégrité du signal et la vérification de la signature? Au lieu d'analyser uniquement une seule ligne de signal sur une carte, un simulateur idéal peut analyser simultanément une carte entière ou un système composé de plusieurs cartes. La vitesse est également un facteur très critique et il est important de réaliser une analyse précise de l'intégrité du signal dans un délai raisonnable. Ces moteurs d'analyse de l'intégrité du signal basés sur Spice ont une précision d'analyse suffisante, mais l'établissement de l'analyse prend beaucoup de temps et l'analyse fonctionne plus lentement, de sorte que ce type d'outil n'est pas pratique.

Le simulateur "Gold Edition" doit également être capable de fournir un modèle précis de l'intérieur de la ligne de transmission. Avec la réduction des temps de montée et de descente du signal, le modèle de ligne de transmission sans perte idéal utilisé par de nombreux moteurs d'analyse de l'intégrité du signal ne répond plus aux exigences de précision analytique. À ce stade, la ligne de transmission doit être modélisée comme un modèle réel de ligne de transmission à perte. Dans le même temps, afin de faciliter la résolution des problèmes d'intégrité du signal, des rapports d'analyse approfondis et détaillés devraient être disponibles et des composants spécifiques ou des lignes d'interconnexion spécifiques pourraient être facilement et en détail indiqués. Violation de l'intégrité du signal. Enfin, un tel outil devrait également avoir de puissantes capacités d'analyse « hypothétique» pour aider les ingénieurs de conception à déterminer une topologie de système plus appropriée, un schéma de correspondance des terminaux de connexion et une sélection de lecteurs / récepteurs.

En outre, de tels outils doivent avoir des capacités suffisantes pour résoudre des problèmes complexes tels que la conception de l'analyse du plan de puissance et le rayonnement électromagnétique, et être en mesure de révéler la relation entre les deux pour trouver la solution la plus appropriée par le biais de compromis. Enfin, mais pas moins important, ce type d'outil doit soutenir les modèles les plus avancés, car le résultat final de l'analyse dépend en fin de compte du modèle utilisé dans l'analyse.

Idéalement, les ingénieurs de conception veulent des stratégies appropriées pour minimiser les problèmes de haute vitesse lors de la mise en œuvre de la disposition et du câblage. La mise en œuvre d'une méthodologie de conception à grande vitesse améliorera sans aucun doute considérablement la rentabilité des produits de conception: l'analyse de l'intégrité du signal est mise en œuvre au cours de la phase de planification précédant la mise en page et le câblage dans le cycle de développement du produit. La technologie EDA de nouvelle génération utilise une approche de mise en page et de câblage axée sur les contraintes pour aider à réduire les itérations de conception coûteuses. Par exemple, l'outil eplanner d'innoveda permet aux ingénieurs de conception d'envisager un prototype de topologie de PCB avant de passer la conception au processus de mise en page et de câblage suivant. Par exemple, l'outil eplanner fournit une détection de l'espace de conception graphique et un environnement de planification et de conception d'interconnexion. Dans cet environnement, les ingénieurs de conception peuvent mettre en œuvre des analyses « hypothétiques» pour explorer les stratégies de signalisation à grande vitesse et établir des routeurs pour les routeurs en aval. Règles de conception raisonnables fondées sur les conclusions de l'analyse.

À long terme, la meilleure solution pour la conception future à grande vitesse consiste à effectuer une analyse de l'intégrité du signal le plus tôt possible dans le cycle de conception et à intégrer étroitement l'intégrité du signal à la disposition. Cependant, dans la situation actuelle, l'exigence minimale est que la signature de conception à grande vitesse (vérification et test de l'intégrité du signal avant que la carte ne soit envoyée à la fabrication) devienne une norme dans le processus de conception de chaque carte. Étapes