Technologie PCB - Conception de PCB haute vitesse basée sur l'analyse de l'intégrité du signal

Présentation

L'intégrité du signal fait référence à la qualité du signal dans un système de circuit. Un signal est dit complet s'il peut être transmis sans distorsion de la source à la réception pendant le temps nécessaire. Avec le développement rapide de la technologie des semi - conducteurs et l'amélioration de la vitesse de sortie du commutateur IC, les problèmes d'intégrité du signal (y compris le dépassement et le recul du signal, la sonnerie, la réflexion, la diaphonie, le rebond de la terre, etc.) sont devenus l'un des problèmes auxquels Il faut prêter attention dans la conception de circuits imprimés à grande vitesse. Typiquement, la fréquence d'un circuit de logique numérique atteint ou dépasse 50 MHz, et les circuits fonctionnant sur cette fréquence représentent plus d'un tiers de l'ensemble du système, ce que l'on peut appeler un circuit à grande vitesse. En effet, les fréquences harmoniques des bords du signal sont plus élevées que celles du signal lui - même, et les variations rapides du signal (fronts montant et descendant) provoquent des effets inattendus sur la transmission du signal. C'est aussi la source des problèmes d'intégrité du signal. Par conséquent, la façon dont les facteurs d'intégrité du signal peuvent être pleinement pris en compte dans le processus de conception de PCB à grande vitesse et des mesures de contrôle efficaces peuvent être prises pour améliorer la qualité de la conception du circuit est une question qui doit être prise en compte.

Avec le puissant logiciel de simulation cadence speectraquest, l'analyse de simulation de l'intégrité du signal sur les signaux à grande vitesse à l'aide du modèle Ibis est une méthode d'analyse efficace et viable qui permet de détecter les problèmes d'intégrité du signal et d'optimiser la conception en fonction des résultats de la simulation pour résoudre les problèmes liés à l'intégrité du signal, dans le but d'améliorer la qualité de la conception et de raccourcir le cycle de conception.

1 exemple de conception d'application

La fonction de l'unité de commande conçue ici dans l'ensemble du système est de renvoyer au centre de traitement de données de la station principale les signaux codés reçus par le dispositif de réception au sol. Le processus de travail spécifique consiste à stocker d'abord les données de l'hôte, puis à travers le test et le calcul du taux d'erreur, à choisir un chemin avec le taux d'erreur le plus bas comme chemin de transfert de données et enfin à transférer les données stockées de l'hôte par ce chemin au centre de traitement de données de la station principale pour le traitement. Après mûre réflexion, le cyclone II - 2c8 d'altera a été choisi comme puce de base, ainsi que des extensions externes de SDRAM, flash, divers circuits d'entrée / sortie et des puces d'interface max232, entre autres, et mis en œuvre en combinaison avec le kit de développement du processeur softcore NIOS II. La structure de l'unité de commande est représentée sur la figure 1.

Le cyclone II - 2c8 est cadencé à 150 MHz ou plus. Étant donné que la zone de stockage de données à l'intérieur du FPGA est relativement petite, la SDRAM est utilisée pour étendre l'espace de stockage de données externe. La SDRAM utilise hy57v651610 / so de Hynix et atteint des fréquences d'horloge supérieures à 75 MHz. Il est donc nécessaire de prendre en compte les problèmes d'intégrité du signal causés par des fréquences de signal trop élevées. J'ai choisi le puissant logiciel de conception Cao - ence qui intègre la conception schématique, la mise en page de PCB et l'analyse de simulation à grande vitesse. Il peut résoudre les problèmes liés à la performance électrique dans tous les aspects de la conception et améliorer considérablement la conception. Taux de réussite.

2 topologie et simulation des signaux clés

Les parties les plus fréquentielles de ce système sont les FPGA et les SDRAM, qui peuvent être cadencés à plus de 150 MHz pour les FPGA et à plus de 75 MHz pour les SDRAM. Étant donné que les hautes fréquences internes du FPGA n'ont aucun effet sur les autres périphériques et que la connexion entre le FPGA et la SDRAM est transparente, l'intégrité du signal affecte directement la capacité du FPGA à lire et écrire correctement la SDRAM. Dans la conception de circuits imprimés, spectraquest, l'outil de simulation haute vitesse du logiciel cadence, et le modèle Ibis du dispositif sont utilisés pour analyser l'intégrité du signal et optimiser l'adaptation d'impédance et la topologie pour assurer le bon fonctionnement du système. Seuls la réflexion du signal et la diaphonie sont expliqués en détail dans cet article, d'autres simulations sont similaires.

2.1 réflexion

L'extrémité émettrice est 44 broches de hy57v561620 et l'extrémité réceptrice est 60 broches de cyclone II avec excitation en ondes carrées de 66 MHz. La figure 2 montre la topologie et la figure 3 la forme d'onde analogique.

Comme on peut le voir à partir de la forme d'onde analogique, la distorsion de la forme d'onde est causée par la réflexion du signal et produit un phénomène de sonnerie prononcé. La présence d'un phénomène de sonnerie fait que le signal franchit plusieurs fois le seuil logique de niveau, ce qui entraîne une perturbation des fonctions logiques. Un moyen efficace de réduire le bruit de la sonnerie est de mettre une petite résistance en série avec le circuit pour fournir un amortissement au circuit, ce qui peut réduire considérablement l'amplitude de la sonnerie et réduire le temps d'oscillation de la sonnerie tout en n'affectant pratiquement pas la vitesse du circuit. En utilisation technique, la résistance est généralement de 33°. Les figures 4 et 5 montrent la topologie et la forme d'onde analogique après résistance série.

Le phénomène de sonnerie après résistance série est bien résolu. En fait, cette solution est appelée adaptation d'impédance. L'impédance occupe une place extrêmement importante dans le problème de l'intégrité du signal.

2.2 Le son de la phase

Les trois réseaux SD - dqlo (59 broches pour le cyclone II et 45 broches pour le hy57v561620), SD - dqlo (58 broches pour le cyclone II et 47 broches pour le hy57v561620 -) et SD - dql2 (57 broches pour le cyclone II et 48 broches pour le hy57v561620 -) ont été extraits pour simuler la diaphonie entre eux. Où SD - dqll est le réseau d'attaque et SD - dqlo et SD - D - ql2 sont les réseaux d'attaque, leur topologie et leur forme d'onde d'émulation sont représentées sur les figures 6 et 7 (longueur de couplage parallèle de la ligne de transmission l = 1000 mil, pas p = 5 Mil).

La forme d'onde simulée est représentée sur la figure 8. Comme on peut le voir sur la figure 7, l'impact de la diaphonie sur le réseau attaqué est important: la valeur de diaphonie Crosstalk = 657,95 MV est liée à la longueur de couplage parallèle l et au pas P de la ligne de transmission. Plus la longueur de couplage est courte, plus l'espacement est grand. Moins de diaphonie. Les résultats de la simulation sont présentés dans le tableau 1.

Par conséquent, lors de la fabrication d'un PCB, les longueurs parallèles entre les lignes de signal de nature différente doivent être réduites autant que possible, l'espacement entre elles doit être élargi et la largeur et la hauteur de certaines lignes doivent être modifiées. Bien sûr, il existe de nombreux facteurs qui affectent la diaphonie, tels que le sens du courant qui perturbe le signal de la source et le temps de montée en fréquence, qui doivent tous être pris en compte de manière intégrée.

Mot de fin

Dans la conception de PCB à grande vitesse de cette unité de contrôle, le puissant logiciel cadence a été utilisé, de la production de schémas, de la mise en page de PCB à l'analyse de simulation à grande vitesse, tous ont obtenu de bons résultats. Selon la topologie et la disposition raisonnables résultant de l'analyse de simulation speectraquest, la carte peut fonctionner correctement. Cette méthode de conception réduit considérablement le temps de mise en service du matériel, améliore l'efficacité du travail et permet d'économiser sur les coûts de conception.