Blogue PCB - L'essentiel de la conception d'une carte PCB avec FPGA

À mesure que les FPGA (Field Programmable Gate Arrays) se transforment en systèmes sur puce véritablement programmables, la tâche de concevoir des cartes de circuits imprimés avec ces puces devient plus complexe. La densité de circuit actuelle de millions de portes et les débits de données des émetteurs - récepteurs supérieurs à 6 Gbit / s, ainsi que d'autres considérations, influencent les efforts de conception au niveau mécanique et électrique des développeurs de systèmes. La puce, le boîtier de la puce et la carte de circuit imprimé forment un système étroitement connecté dans lequel la pleine réalisation des fonctions du FPGA nécessite une conception minutieuse de la carte PCB. Lors de la conception avec un FPGA haute vitesse, il est essentiel de prendre en compte plusieurs questions de conception avant et pendant le développement de la carte. Ces mesures comprennent: la réduction du bruit du système par filtrage uniforme et l'allocation d'une puissance suffisante sur tous les appareils sur le PCB; Terminaison appropriée de la ligne de signal pour minimiser la réflexion; Minimiser la diaphonie entre les traces sur la plaque; Réduire l'impact du rebond de terre et de la réduction de VCC (également appelée dépression VCC); Adaptez correctement l'impédance sur la ligne de signal à grande vitesse. Quiconque conçoit un package IC pour FPGA haute performance doit accorder une attention particulière à l'équilibre entre l'intégrité du signal et la polyvalence pour tous les utilisateurs et applications. Par exemple, le dispositif stratix II GX d'altera est livré dans un boîtier de 1508 broches, fonctionne à des tensions aussi basses que 1,2 V, dispose de 734 entrées / sorties standard et de 71 voies de signal différentiel basse tension (LVDS). Il dispose également de 20 émetteurs - récepteurs haute vitesse prenant en charge des débits de données allant jusqu'à 6375 Gbit / S. cela permet à l'architecture de prendre en charge de nombreuses normes de bus de communication et de réseau haute vitesse, notamment PCI Express et seriallite II.

Dans la conception de la carte PCB, les utilisateurs peuvent réduire la diaphonie en optimisant les broches. La broche de signal doit être aussi proche que possible de la broche de terre pour réduire la longueur de boucle à l'intérieur du boîtier, en particulier pour les E / s critiques à grande vitesse. Dans les systèmes à grande vitesse, la principale source de diaphonie est le couplage inductif entre les chemins de signal à l'intérieur du boîtier. Lorsque la sortie est convertie, le signal doit trouver un chemin de retour à travers le plan d'alimentation / masse. Les variations de courant dans la boucle créent un champ magnétique qui crée du bruit sur les autres broches d'E / s à proximité de la boucle. Cette situation est aggravée lorsque les sorties sont converties simultanément. Parce que plus le cercle est petit, plus l'inductance est petite, l'encapsulation d'une broche d'alimentation ou de mise à la terre près de chaque broche de signal haute vitesse peut minimiser l'impact de la diaphonie sur les broches d'E / s voisines. Afin de réduire le coût de la plaque et d'améliorer l'intégrité du signal du système pour tous les chemins de signalisation, il est nécessaire de concevoir et de construire soigneusement le matériau de la plaque, le nombre de couches (empilement) et la disposition. Envoyer des centaines de signaux d'un FPGA vers ou autour d'une carte est une tâche ardue qui nécessite l'utilisation d'outils EDA pour optimiser la disposition des broches et des puces. Parfois, un boîtier FPGA légèrement plus grand peut réduire le coût de la carte, car il réduit le nombre de couches sur la carte et d'autres contraintes de traitement de la carte. Le chemin de signal à grande vitesse sur la carte PCB, représenté par des traces de carte très sensibles aux interruptions, telles que des trous entre la couche de carte et le connecteur de la carte. Ces interruptions et d'autres réduisent le taux de bord du signal, ce qui entraîne une réflexion. Par conséquent, les concepteurs doivent éviter les trous et les troncs percés. Si la percolation est inévitable, gardez les conducteurs percés aussi courts que possible. Lors du routage d'un signal différentiel, on utilise pour chaque trajet d'une paire différentielle un trou de même structure; Ceci met en mode commun l'interruption du signal provoquée par le via. Si possible, utilisez des trous borgnes sur les trous de perçage conventionnels, ou utilisez des trous de perçage inverses, car la perte de la racine des trous de perçage réduit les interruptions.

Afin d'améliorer l'intégrité du signal du signal d'horloge, il convient de suivre les directives suivantes: maintenir le signal d'horloge sur la couche monocarte autant que possible avant de l'envoyer à l'ensemble de carte; Utilisez toujours un plan comme plan de référence. Un signal de bord rapide est envoyé le long de la couche interne adjacente au plan de masse pour contrôler l'impédance et réduire l'EMI. Terminez le signal d'horloge de manière appropriée pour minimiser la réflexion. Utilisez le suivi d'horloge point à point. Certains FPGA, tels que la série stratix II GX, ont des résistances de terminaison série sur puce qui prennent en charge plusieurs normes d'E / S. Ces résistances sur puce peuvent être configurées en résistances mono - extrémité de 25 ohms ou 50 ohms et prennent en charge les normes LVTTL, LVCMOS et SSTL - 18 ou SSTL - 2; De plus, les entrées 100 ohms LVDS et hypertransport prennent en charge les résistances différentielles sur puce. L'émetteur - récepteur différentiel I / o possède une résistance sur puce programmable à 100, 120 ou 150 ohms et est calibré et réfléchi automatiquement. L'utilisation de résistances internes au lieu d'appareils externes présente plusieurs avantages pour le système. Les terminaux sur puce améliorent l'intégrité du signal en éliminant les effets de plomb et en réalisant des réflexions sur la ligne de transmission. La terminaison sur puce minimise également le nombre de composants externes nécessaires, permettant aux concepteurs d'utiliser moins de résistances, moins de traces de plaque et moins d'espace sur la carte. De cette façon, il est possible de simplifier la mise en page, de raccourcir le cycle de conception et de réduire les coûts du système. Comme il y a moins de composants sur la carte, la fiabilité de la carte est également améliorée. Dans la conception de la carte, il existe plusieurs guides sur le câblage des lignes microruban et ruban pour minimiser la diaphonie. Pour une disposition de ligne à double bande, le câblage est effectué sur deux couches de panneaux internes et il y a des plans de référence de tension des deux côtés. À ce stade, tous les fils des couches adjacentes utilisent la technologie de câblage Orthogonal pour maximiser le milieu entre les deux couches de signal. L'épaisseur du matériau et la normalisation de la distance entre chaque couche de signal et son plan de référence adjacent, tout en conservant l'impédance requise; le pas de trace du Guide de câblage microruban ou ruban est au moins trois fois supérieur à l'épaisseur de la couche diélectrique entre les couches de câblage de la carte; Utilisez un outil de simulation pour pré - simuler son comportement. Pour les réseaux critiques à haut débit, utilisez une Topologie différentielle plutôt qu'une topologie à extrémité unique pour minimiser l'impact du bruit en mode commun. Dans les limites de la conception, essayez de faire correspondre les broches positives et négatives du chemin du signal différentiel. Pour réduire l'effet de couplage des signaux à une seule extrémité, on laisse un espacement approprié (supérieur à trois fois la largeur de la piste) ou on câblage sur différentes couches de carte (câblage des couches adjacentes Orthogonal entre eux). En outre, l'utilisation d'outils de simulation est un excellent moyen de répondre aux exigences d'espacement. Minimiser les longueurs parallèles entre les terminaux de signal.

Le bruit de conversion simultané, l'horloge et le débit d'E / s augmentent avec la diminution correspondante du nombre de conversions de sortie et l'augmentation correspondante des courants transitoires lors de la décharge et de la charge de la voie de signal; ces courants provoquent un rebond de la masse au niveau de la carte, c'est - à - dire une montée / descente instantanée de la tension de masse / VCC. Un courant transitoire important provenant d'une source non idéale peut provoquer une chute instantanée de VCC (VCC down ou Down). Plusieurs bonnes règles de conception de carte sont données ci - dessous pour aider à réduire l'impact de ces bruits de transition simultanés. Configurez les broches d'E / s inutilisées en sortie et Pilotez - les à un niveau bas pour réduire le rebond de la terre. Minimisez le nombre de broches de sortie converties simultanément et répartissez - les uniformément dans la Section d'E / s du FPGA. Utilisez un faible taux de conversion à la sortie du FPGA lorsque vous n'avez pas besoin d'un taux de bordure élevé. Placez VCC entre les couches de mise à la terre d'un panneau multicouche pour éliminer l'impact des traces à grande vitesse sur chaque couche. Dédier toutes les couches de la carte à VCC et à la masse pour donner à ces plans une résistance et une inductance, fournir une source à faible inductance avec une capacité et un bruit plus faibles et renvoyer un signal logique sur les couches de signal adjacentes à ces plans.

Les capacités d'émetteur - récepteur haute vitesse des FPGA en font des composants de système sur puce programmables très efficaces, mais elles posent également des défis uniques aux concepteurs de cartes. Un problème clé, en particulier en ce qui concerne l'agencement, est la perte de transmission liée à la fréquence, causée principalement par des effets cutanés et des pertes diélectriques. Lorsqu'un signal à haute fréquence est transféré sur la surface d'un conducteur, comme une trace de carte PCB, il y a un effet de chimiotaxie dû à la Self - induction du fil. Cet effet réduit la surface de conduction effective du fil, atténuant la composante haute fréquence du signal. Les pertes diélectriques sont causées par l'effet capacitif du matériau diélectrique intercalaire; l'effet de chimiotaxie est proportionnel à la racine carrée de la fréquence, tandis que les pertes diélectriques sont proportionnelles à la fréquence; Par conséquent, la perte de média est le principal mécanisme de perte pour l'atténuation du signal haute fréquence. Plus le débit de données est élevé, plus l'effet de chimiotaxie et la perte de média sont graves. Une réduction du niveau du signal sur la liaison est acceptable pour un système de 1 Gbps, mais pas pour un système de 6 Gbps.

Cependant, les émetteurs - récepteurs d'aujourd'hui ont des fonctions de préaccenturation de l'émetteur et d'égalisation du récepteur pour compenser la distorsion du canal haute fréquence. Ils améliorent également l'intégrité du signal et atténuent les contraintes de longueur de suivi. Ces technologies de régulation du signal prolongent la durée de vie des matériaux fr - 4 standard et permettent des débits de données plus élevés. En raison de l'atténuation du signal dans le matériau fr - 4, la longueur de piste autorisée est limitée à quelques pouces lorsque vous travaillez à 6375 Gbit / S. la pré - Accentuation et l'égalisation peuvent l'étendre à plus de 40 pouces. La pré - pondération et l'égalisation programmables sont intégrées dans certains FPGA hautes performances, tels que les dispositifs stratix II GX, qui permettent l'utilisation de matériaux fr - 4 et assouplissent les limites de mise en page, telles que la longueur des pistes, réduisant ainsi le coût de la carte. La fonction de pré - Accentuation permet de renforcer efficacement la composante haute fréquence du signal. Le circuit de préaccenturation à 4 prises de la stratix II GX réduit la diffusion des composantes du signal (étalement spatial d'un bit à l'autre). Le circuit de pré - Accentuation offre une pré - accentuation de 500% et chaque prise peut être optimisée jusqu'à 16 niveaux en fonction du débit, de la longueur de la piste et des caractéristiques du lien. En plus de l'étage de gain d'entrée, le dispositif permet au concepteur de carte d'utiliser n'importe lequel des 16 étages d'égaliseur pour surmonter les pertes de carte, ce qui donne un niveau d'égalisation de 17 db. L'égalisation et la pré - Accentuation peuvent être utilisées dans un environnement de concert ou des liens spécifiques peuvent être optimisés individuellement. Les concepteurs peuvent modifier les niveaux de pré - Accentuation et d'égalisation dans le FPGA stratix II GX pendant le fonctionnement du système ou lors de la configuration de la carte après avoir inséré le fond de panier ou un autre châssis. Cela donne aux concepteurs de systèmes la flexibilité de définir automatiquement les niveaux de pré - Accentuation et d'égalisation à des valeurs prédéterminées. Alternativement, ces valeurs peuvent être déterminées dynamiquement en fonction de la fente dans laquelle la carte est insérée dans le châssis ou le fond de panier. Les problèmes d'EMI et de débogage EMI causés par la carte de circuit imprimé sont directement proportionnels à l'évolution du courant ou de la tension dans le temps et à l'Inductance série du circuit. La conception efficace de la carte a le potentiel de minimiser l'EMI, mais ne l'élimine pas nécessairement complètement. L'élimination des signaux « intrus» ou « thermiques» et l'envoi de signaux avec une référence correcte au plan de masse peuvent également aider à réduire l'EMI, et l'utilisation de composants montés en surface couramment utilisés sur le marché aujourd'hui est également un moyen de réduire l'EMI. Il devient de plus en plus difficile de déboguer et de tester des conceptions complexes de cartes PCB à grande vitesse, car certaines méthodes traditionnelles de débogage de cartes, telles que les sondes de test et les testeurs à « clou bed», peuvent ne pas convenir à ces conceptions. Cette nouvelle conception à haute vitesse peut tirer parti de l'outil de test JTAG, qui dispose de la programmation intégrée au système et des capacités d'auto - test intégrées que les FPGA peuvent avoir. Les concepteurs doivent utiliser le même Guide pour définir le signal d'entrée d'horloge de test JTAG (TCK) sur l'horloge système. En outre, il est important de maintenir une longueur minimale de suivi de chaîne de balayage JTAG entre la sortie de données de test d'un périphérique et l'entrée de données de test d'un autre périphérique.

Une conception réussie avec un FPGA haute vitesse intégré nécessite des pratiques de conception de carte à grande vitesse étendues, ainsi qu'une solide compréhension des fonctionnalités du FPGA telles que les broches, les matériaux et les empilements de carte, la disposition de la carte et les modes de terminaison. Il est également important d'utiliser correctement la pré - Accentuation et l'égalisation de l'émetteur - récepteur intégré. Les points ci - dessus sont combinés pour obtenir une conception fiable avec une fabricabilité stable. Un examen attentif de tous ces facteurs, associé à des simulations et des analyses appropriées, peut réduire la probabilité d'accidents sur les prototypes de cartes PCB et aider à réduire la pression sur les projets de développement de cartes.