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A. simulación de PCB y diseño de memoria DDR3
1 Resumen la tecnología de memoria DDR3 del sistema informático de hoy se ha utilizado ampliamente, y la velocidad de transmisión de datos se ha promovido repetidamente, hasta 1866 mbps.
Bajo esta condición de bus de alta velocidad, para garantizar la fiabilidad de la calidad de transmisión de datos y cumplir con los requisitos de tiempo del bus paralelo, se plantean grandes desafíos para el diseño e implementación.
Este trabajo utiliza principalmente la herramienta de análisis de dominio de tiempo de Cadence para analizar cuantitativamente el diseño de ddr3, introduciendo los principales factores que afectan la integridad de la señal de análisis de tiempo de ddr3, y mejorando y optimizando el diseño a través del análisis de los resultados para mejorar la calidad de la señal. Su fiabilidad y seguridad han mejorado considerablemente.
2 DDR3 DDR3 Memory Briefing DDR3 Memory es similar a la memoria ddr2, que incluye dos controladores y partes de memoria, todos los cuales utilizan la sincronización de la fuente para cronometrar, es decir, la señal seleccionada (reloj) no es enviada por una fuente de reloj separada, sino por el chip de accionamiento.
Tiene una tasa de transmisión de datos más alta que dr2, hasta 1866 mbps; DDR3 también utiliza tecnología de prefección de 8 bits, lo que aumenta significativamente el ancho de banda de almacenamiento, y su voltaje de funcionamiento es de 1,5v, lo que garantiza una reducción del consumo de energía a la misma frecuencia. El diseño de la interfaz DDR3 es difícil de implementar. Utiliza una papá Fly - by - única y utiliza la tecnología de "equilibrio de escritura" para controlar el tiempo de desplazamiento interno del dispositivo y otras medidas efectivas.
Aunque ha jugado un papel para garantizar la implementación del diseño y la integridad de la señal, los sistemas de almacenamiento que logran alta frecuencia y alto ancho de banda no son completos. Por lo tanto, es necesario realizar análisis de simulación para garantizar la integridad de la implementación del diseño y la calidad de la señal.
3 Análisis de simulación DDR3 análisis de simulación combinado con la descripción del proyecto: seleccione el módulo de CPU de doble núcleo de 64 bits de powerpc, que utiliza el mt41j256m16ha - 125it de micron como memoria.
A través del análisis del procesador p5020, la velocidad de transmisión de datos del bus de memoria del módulo es de 1333 MTs / S y la frecuencia analógica es de 666 mhz.
3.1 preparación de la presimulación antes del análisis, es necesario comunicarse con el fabricante de PCB en función de la resistencia del DDR3 para confirmar su estructura laminada. La clave para garantizar el rendimiento de la línea de transmisión en la transmisión de alta velocidad es la resistencia característica continua. Determinar que la resistencia de la línea de señal de PCB de alta velocidad se controla dentro de un cierto rango hace que la placa de circuito impreso se convierta en una "placa de Resistencia controlable", que es la base del análisis simulado.
La resistencia de una sola línea del bus DDR3 es de 50 islas y la resistencia lineal diferencial es de 100 islas. Establecer el valor de voltaje del terminal de la red de análisis, incluido el modelo de distribución de dispositivos pasivos del dispositivo analizado, determinar los atributos del tipo de dispositivo y garantizar los atributos del pin del dispositivo (entrada y salida, puesta a tierra de la fuente de alimentación, etc)......
En segundo lugar, resolver rápidamente el problema de la integridad de la señal en el sistema de alta velocidad de PCB
Resolver rápidamente el problema de la integridad de la señal en el sistema de alta velocidad de pcb. Con el aumento de la velocidad de los datos, el problema de la integridad de la señal se ha convertido en el factor más crítico considerado por los ingenieros de diseño. Este crecimiento exponencial de la tasa de datos se puede ver en aplicaciones como routers / conmutadores de alto ancho de banda, como dispositivos móviles portátiles y productos de visualización de consumo. El temblor (ruido) es la razón principal para reducir el nivel de integridad de la señal en el diseño. Además de utilizar el diseño, la coincidencia de impedancias y materiales más caros para mejorar la integridad de la señal, los diseñadores también pueden simplemente agregar receptores de temblor como el igualador al diseño para resolver el problema del temblor.
De esta manera, los diseñadores no tienen que prestar atención a la integridad de la señal, sino al diseño central del sistema. El cableado de señales solía considerarse un concepto sencillo en el pasado y, desde el punto de vista del cableado, no hay diferencia entre las señales de vídeo, voz o datos. Por lo tanto, en el pasado, pocas personas se preocupaban por el cableado de señales. Sin embargo, ahora la situación ha cambiado por completo. La velocidad de transmisión de la señal de vídeo ha alcanzado ahora los 3,3 Gbps por canal, y la velocidad de transmisión de la señal de datos supera con creces los 5 Gbps por canal.
Estándares seriales de alta velocidad como PCI express, xaui, sata, TMDS y puertos de visualización requieren que los equipos de diseño e ingenieros no solo consideren la integridad de la señal, sino que también entiendan en profundidad cómo afectará el rendimiento y la fiabilidad del sistema. Para dominar estos conocimientos, los ingenieros primero deben comprender los factores que afectan la integridad de la señal en el sistema. La pérdida de integridad de la señal en el sistema se puede observar aumentando el temblor de la señal. El temblor total del sistema se compone principalmente de dos tipos de temblores, a saber, temblores aleatorios y temblores definitivos. El temblor aleatorio es infinito y básicamente obedece a la distribución gaussiana, mientras que el temblor definitivo es limitado y predecible.
En el 90% de los sistemas, el temblor definitivo es el principal problema de integridad de la señal que los ingenieros de diseño deben resolver. Los temblores definitivos incluyen interferencia de código (isi), distorsión del ciclo de trabajo y temblores periódicos, que son causados por problemas de restricción de ancho de banda, asimetría del ciclo del reloj y acoplamiento cruzado o problemas emi, respectivamente.
Los componentes pasivos, como los conectores, el cableado de pcb, los cables largos y otros componentes pasivos colocados a lo largo del cableado, son las fuentes más importantes de temblores definitivos. Cuanto mayor sea la frecuencia de la señal, mayor será la atenuación, por lo que se especifica que el nivel de potencia en el flujo de datos no coincide, y este desajuste del nivel de potencia provocará un ISI en la señal.
El ISI reducirá la integridad de la señal, lo que será suficiente para evitar que el receptor extraiga correctamente cualquier dato real de la señal en el extremo receptor. La razón del desajuste en el nivel de potencia es que ningún ingeniero de diseño puede garantizar la transmisión de datos en el diseño. Los datos pueden ser variables (0 - 1 - 0 - 1 - 0 - 1, etc.) o constantes (1 - 1 - 1 - 1 - 1 - 1, etc.). obviamente, la relación de exención de impuestos para los seis cambios mencionados es seis veces mayor que la del flujo de datos constante 6 "1". Debido a que la tasa de exención de impuestos es seis veces menor, la frecuencia de la señal será seis veces mayor.
Si el flujo de datos contiene ambos tipos, la señal del receptor tendrá un nivel de potencia muy diferente, ya que cuanto mayor sea la frecuencia, mayor será la atenuación.
La mayoría de los estándares de señal de alta velocidad para resolver el problema del desajuste de potencia estipulan que el número de bits consecutivos que no cambian debe reducirse al mínimo, como la codificación 8b / 10b. Este esquema de codificación garantiza que el flujo de datos no supere los 4 bits consecutivos.
Sin embargo, todavía se puede cuadruplicar la parte de alta potencia de la señal del receptor. Para compensar el desajuste del nivel de potencia para reducir el isi, los diseñadores de PCB pueden usar técnicas de equilibrio o desescalada.
La tecnología de igualación de PCB aumentará la Potencia de todos los bits de alta velocidad para que los bits de alta velocidad y las señales recibidas en los bits de baja velocidad tengan el mismo nivel de potencia, reduciendo así el desajuste del nivel de potencia. Esto es lo contrario de intensificar el equilibrio, pero el objetivo es el mismo: minimizar los desajustes en los niveles de potencia. Esto se logra reduciendo la Potencia del taladro de baja velocidad, lo que aumentará la Potencia del taladro de alta velocidad.
