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Frecuencia intermedia digital

La llamada frecuencia intermedia, como su nombre indica, se refiere a una forma de señal de frecuencia intermedia. El si es relativo a la Banda base y la señal de radiofrecuencia. El si puede tener uno o más niveles y es un puente entre la Banda base y la radiofrecuencia.

Matriz de puertas programables

Como se muestra en la figura 1, la parte de frecuencia intermedia se implementa digitalmente, llamada frecuencia intermedia digital. La tecnología digital de frecuencia intermedia suele incluir conversión de frecuencia hacia arriba y hacia abajo (duc / ddc), atenuación del factor pico (cfr) y predistorización digital (dpd).

Centro de datos / Centro de datos

El Duc realiza la conversión de la señal de Banda base a la señal de banda. La tasa de muestreo de la señal de Banda base compleja de entrada es relativamente baja, generalmente la tasa de símbolo de la modulación digital. La señal de Banda base se filtra y luego se convierte en una tasa de muestreo más alta para modular a la frecuencia portadora if del nco.

El Duc generalmente necesita completar la configuración del pulso y luego modular el portador de frecuencia intermedia a través del DAC para conducir el convertidor analógico inverso.

El entero espectral de la señal de Banda base es realizado por un filtro de canal, generalmente por un fir. La Sección de inserción completa la transformación y el filtrado de la tasa de muestreo de la señal, que se puede lograr a través del CIC o el fir. Para las señales de banda estrecha, si se necesita una transformación de alta tasa de muestreo, el CIC será muy adecuado y será mejor que el FIR en términos de rendimiento o ahorro de recursos.

El NCO es un Oscilador cnc, también conocido como dds, que se puede utilizar para generar un par de señales portadoras de seno y coseno ortonormales que se mezclan con señales de Banda base después de la interpolación (aumento de la tasa de muestreo) para completar el desplazamiento del espectro.

En comparación con el duc, el DDC básicamente hace lo siguiente:

1. desplazamiento del espectro: desplazamiento de la señal digital del ADC de la frecuencia intermedia a la Banda base del espectro útil

2. reducción de la tasa de muestreo: reducción de los datos de cambio de frecuencia de la alta tasa de muestreo de ADC al nivel adecuado de la tasa de muestreo (decimal).

3. filtro de canal: antes de que la señal I / Q se envíe a la Banda base para su procesamiento, es necesario filtrarla aftgain

De hecho, la tecnología de conversión digital hacia arriba y hacia abajo es ampliamente utilizada y es una función indispensable en las comunicaciones inalámbricas, las redes de televisión por cable, la radiodifusión de televisión digital (dvb), los equipos de imágenes médicas (ultrasonido) y el campo militar.

Costo y flete

En la actualidad, muchos sistemas de comunicación inalámbrica, como WCDMA y wimax, suelen tener señales de frecuencia compuestas por varias señales de Banda base independientes. La señal if sintetizada tiene un gran promedio de pico de radio y se ajusta a la distribución de fpgas. En general, el rango lineal del amplificador de Potencia (pa) es limitado, y el rango de trabajo de pa correspondiente a la señal de frecuencia intermedia de mayor número de barras estándar se reducirá, lo que dará lugar a una reducción de la eficiencia de PA. Por lo tanto, es muy importante reducir el número de barras estándar de la señal de frecuencia intermedia antes de realizar el análisis espectral. se utiliza la atenuación del factor pico (cfr) para lograr esta función. Esto ayudará a garantizar la linealización de la salida de pa, reducir la radiación fuera de banda y mejorar la eficiencia de PA.

En la actualidad, los algoritmos CFR utilizados en if incluyen pinzas de pico (clip), ajuste de pico (peak window) y reducción de pico (peak cancellation). El rendimiento y la viabilidad del método de poda pico son moderados. La reducción del pico tiene mejores características fuera de banda que el ajuste fino del pico, pero requiere más recursos de bus de campo.

Programa de procesamiento de datos

En los sistemas de comunicación inalámbrica, generalmente se requiere que la salida pa tenga una alta lineal para cumplir con los estrictos requisitos de los estándares de interfaz aérea, mientras que los amplificadores lineales son muy caros. Para mejorar la eficiencia de salida y minimizar el costo de pa, es necesario corregir la no lineal de PA. El procesamiento predistorificado de la señal de entrada de pa es una buena opción.

La implementación de DPD se divide en dos categorías: tabla de búsqueda (lut) y polinomios. Las ventajas y desventajas de estos dos algoritmos se muestran en la tabla 1.

Diseño de frecuencia intermedia digital basado en el procesamiento paralelo de FPGAs

Ventajas implementadas en FPGAs

Implementación de FPGA de frecuencia intermedia digital

Con la madurez de las tecnologías de comunicación inalámbrica de banda ancha, como WiMAX / lte, los requisitos de los dispositivos inalámbricos para el ancho de banda de frecuencia intermedia digital también están aumentando. Al mismo tiempo, las tecnologías multiantena como el mimo se están utilizando ampliamente, y el número de canales de frecuencia intermedia digital también está aumentando rápidamente.

Para una demanda de ancho de banda tan grande, muchos procesadores DSP son difíciles de satisfacer las aplicaciones prácticas, mientras que los chips especiales (assp) carecen de la flexibilidad correspondiente. La frecuencia intermedia digital (if) se implementa con FPGAs y puede coordinar bien el conflicto entre la capacidad de procesamiento y la flexibilidad. Al mismo tiempo, altera ha desarrollado un gran número de diseños digitales de referencia de frecuencia intermedia e IP para aplicaciones 3G / 4g, lo que simplifica la dificultad de desarrollo de los diseñadores y acorta el ciclo de diseño.

El hardware se caracteriza por ser adecuado para la implementación de rutas de datos de alta velocidad y relaciones lógicas simples.

A través del análisis de las funciones DDC y Duc anteriores, encontramos que los principales módulos y operaciones de DDC / Duc son filtros CIC / fir, nco, interpolación / extracción y mezcla. Estos procesos son básicamente simples, pero la velocidad de cálculo es rápida y son muy adecuados para la implementación de programadores en vivo.

Por otro lado, la ventaja de la arquitectura paralela sobre los procesadores DSP radica en la fpga. Una vez completado el módulo DDC / duc, se puede extender a varios DDC / Duc a través de una simple copia. Al mismo tiempo, los dispositivos ADC / DAC pueden conectarse a múltiples canales de DC / duc, lo que facilita el soporte de sistemas multiportadores (multiportadores).

Sin embargo, a veces los recursos internos de los autobuses de campo son limitados. La reutilización DDC / Duc incluso puede realizar la reutilización de tiempo y compartir circuitos DDC / duc. Por supuesto, mientras el rendimiento del bus de campo esté dentro del rango permitido, el reloj de trabajo del circuito debe multiplicarse varias veces. El diseño de referencia de altera admite wcdm a, TD - SCDMA y wimax.

Los circuitos CFR son intensivos en computación, como TD - scdma, con tasas de muestreo que oscilan entre 61,44 MHz y 92,16 mhz. el procesamiento paralelo basado en FPGAs se puede completar fácilmente.

El DPD polinómico se divide en un módulo positivo y un módulo inverso. El módulo delantero es un predistorter compuesto por varios filtros fir. Es muy adecuado para la implementación de hardware en fpgas. El núcleo IP de altera puede proporcionar un soporte perfecto de fir. El módulo inverso proporciona un diseño de referencia para algoritmos de convergencia específicos, como lms, RLS y altera. Para rls, el diseño de referencia de altera utiliza la descomposición qr, lo que acorta el tiempo de convergencia y mejora la estabilidad del algoritmo.

Recursos proporcionados por altera

Además de considerar la situación real de las aplicaciones digitales de frecuencia intermedia en el diseño de equipos, altera también ha hecho mucho trabajo en núcleos ip, lógica de pegamento de control, lógica de interfaz, herramientas y procesos de diseño y diseño de referencia.

Las series Cyclone y stratix de altera han mejorado considerablemente el número y la velocidad de los módulos de multiplicación y adición en los recursos de dispositivos en el campo de la memoria integrada y la FPGAs programables en el campo.

En cuanto a los componentes del núcleo IP del dsp, altera puede proporcionar funciones como fir, nco, cic, cordic, etc. para lograr una integración de sistemas fácil de usar, también hay una interfaz unificada para interconectar estos módulos: la interfaz Avalon Stream (avalon st). Además, para la reutilización multicanal y la desvinculación, altera ha diseñado un convertidor de formato de paquete para la interfaz Avalon st, que proporciona una interfaz temporal y espacial entre un solo o más canales Avalon ST en la entrada y uno y más canales Avalon ST en la salida para lograr la reutilización multicanal.

En algunas áreas que requieren flexibilidad, como dpd, el procesador integrado nos II de altera funciona correctamente. Por ejemplo, en la ruta de retroalimentación del dpd, puede ayudar a los usuarios a aumentar flexiblemente sus propias rutinas de inserción. El procesador integrado nios II también puede ayudar al sistema a realizar algunas estadísticas de datos, redistribución de parámetros y otros trabajos de gestión.

En el diseño de herramientas y procesos de verificación, altera promueve el proceso de diseño integrado de MATLAB / simulink + DSP Builder + quartus II. Como se muestra en la figura 3.

Simulink también puede integrar modelsim y el Analizador lógico integrado signaltap II en FPGAs para ayudar a los usuarios a realizar simulaciones funcionales y depuración. Además, la función de hardware en anillo (hardware en anillo) puede ayudar a los usuarios a verificar los algoritmos de diseño en el hardware real, al tiempo que acelera la velocidad de verificación.

Diseño de referencia

WiMAX Duc / DDC

El diseño de referencia WiMAX DDC / Duc de altera se basa en 1024 puntos FFT ofdm, con un ancho de banda de trabajo de 10 mhz. La tasa de muestreo de la señal de Banda base es de 11.424 msps, o la tasa de símbolo. La tasa de muestreo de la señal de frecuencia intermedia es de 91.392 msps. De Banda base a frecuencia intermedia, se necesitan un total de 8 veces cambios en la tasa de muestreo.

Como mencionamos anteriormente, el CIC es adecuado para transformaciones de alta potencia de banda estrecha, en las que solo se necesita una transformación de 8 veces y el ancho de banda de señal útil es de 10 mhz, por lo que el FIR es una mejor opción para extraer o interpolar el filtro.

Al dividir la función, consideramos los recursos y la eficiencia de la implementación, y diseñamos el filtro de conformación y el filtro de inserción de decimación en tres firs: g (z) es responsable de la configuración del espectro, generalmente el filtro de coseno ascendente raíz (rrc); Q (z) es responsable de la doble extracción o filtrado de inserción; P (z) es responsable de la extracción cuádruple o el filtrado de inserción.

Para ahorrar recursos del bus de campo y mejorar el rendimiento, el G (z) de la frecuencia de Trabajo está diseñado como un FIR de 111 órdenes con una banda de transición estrecha. Q (z) segundos, orden 79; P (z) solo tiene 39 órdenes y su frecuencia de trabajo. Como se muestra en la figura 5, la respuesta combinada de los tres filtros se ajusta perfectamente a la plantilla (mask) necesaria para wimax.

En la implementación específica del bus de campo, creemos que las características del filtro de I / q son las mismas. Para ahorrar recursos de equipos, hemos multiplexado el FIR de tres niveles de I / Q. Véase la figura 6.

En ddc, primero Mezclamos la señal if de 91.392 msps con el NCO a 182.784 msps a través de sobremuestreo durante dos ciclos de reloj consecutivos, y luego a través del FIR de tres niveles, obtuvimos dos señales I / Q de 11.424 msps.

En el duc, la frecuencia de funcionamiento del FIR es de 22.848 msps, 45.696 msps y 182.784 msps, respectivamente. Al agregar dos señales IQ mixtas, se obtiene una señal digital real de paso de banda con una tasa de muestreo de 91.392msps.

En términos de multiplexaje / demultivo multicanal, utilizamos el módulo de conversión de formato encapsulado valon ST (pfc) de altera para la interconexión de módulos.

Los requisitos típicos en las estaciones base WiMAX son dos antenas de transmisión y cuatro antenas de recepción, y el diseño de referencia también puede soportar dos antenas de transmisión y cuatro antenas de recepción.

A través de la verificación de simulación del diseño de referencia, el error de constelación relativa del Duc es mucho mejor que el valor prescrito. Por ejemplo, a una velocidad de 64qam3 / 4, el RCE medido fue de - 55,29 db. la sensibilidad de recepción y el índice de supresión de canales adyacentes del DDC fueron mucho mejores de lo esperado.

WiMAX costo y flete

El sistema WiMAX tiene mayores requisitos para Cfr. Debido a la modulación de 64qam, la amplitud del vector de error (evm) requiere un 3%, lo que también tiene requisitos más estrictos para la relación media máxima (par) y la relación de fuga del canal adyacente (aclr). El esquema WiMAX CFR de altera utiliza el algoritmo de sastrería restringida del Instituto Politécnico de georgia, con un evm del 3%, una reducción de 5db en el número de barras estándar y una difusión muy pequeña fuera de banda.

Diseño de frecuencia intermedia digital basado en el procesamiento paralelo de FPGAs

Diseño de frecuencia intermedia digital basado en el procesamiento paralelo de FPGAs

WiMAX DPD

El ancho de banda de frecuencia intermedia de WiMAX supera los 10 MHz y es necesario introducir algoritmos adaptativos como LMS / rls, lo que plantea altos requisitos para la capacidad y flexibilidad de procesamiento DSP de todo el módulo dpd. El uso de la "unidad de procesamiento colaborativo de hardware nios II + FPGA del procesador en chip" de altera puede cumplir bien con los requisitos de diseño.

Diseño de frecuencia intermedia digital basado en el procesamiento paralelo de FPGAs

Como se muestra en la figura 8, el módulo delantero es un predistorizador compuesto por varios filtros fir. En el enlace inverso, recogemos un grupo de 64 muestras en la caché de muestras. En él, el procesador integrado nios puede ayudar a calcular la entrada de cordic, y el acelerador cordic realiza la descomposición qr. Nios luego realiza una conversión inversa para actualizar los coeficientes del filtro FIR en el enlace delantero. El uso del acelerador nios + cordic del procesador suave para completar la operación de Matriz triangular superior de qrd RLS es flexible, y podemos ajustar el número de aceleradores cordic para aumentar la cuenta atrás. Rendimiento de datos del módulo.