Teknik PCB - Memahami pengendali paparan kristal cair LCD

Dengan pembangunan terus menerus teknologi paparan, paparan LCD warna sebenar secara perlahan-lahan mengambil kedudukan penting dalam sistem paparan terbenam PCB dengan keuntungan mereka resolusi tinggi, kontras tinggi, dan definisi tinggi. Pada masa ini, terdapat dua cara untuk menyadari rancangan dan pembangunan pengawal LCD berdasarkan platform terbenam PCB: pengawal LCD terbenam ARM dan peranti kawalan independen. Namun, kedua-dua implementasi ini mempunyai kekurangan. Penggunaan pengendali terbenam boleh meningkatkan beban pada pemproses PCB dan hadapi kadar bingkai paparan. Peranti kawalan PCB luaran tidak hanya mahal, tetapi juga sangat spesifik, yang sukar. Bersesuai kepada jenis-jenis skrin LCD yang berbeza.

Berdasarkan masalah ini, skema reka pengawal LCD berdasarkan ARM dan FPGA diusulkan di sini. Pada satu sisi, skema reka ini boleh meningkatkan kadar tulisan memori video dan mengurangkan beban pada pemproses dengan menggunakan peranti penimbal bingkai di bawah LINUX OS. Pada satu sisi, FPGA digunakan untuk menyadari rancangan pengawal LCD, dengan siklus pembangunan pendek, konsumsi kuasa rendah, dan portabiliti fleksibel, yang boleh dilaksanakan pada skrin LCD yang berbeza ukuran kecil dan tengah.

Sistem kebanyakan terdiri dari pengendali mikro, FPGA (pengendali LCD), unit storan, dan antaramuka periferik. Diagram blok sistem dipaparkan dalam Figur 1.

Proses kerja sistem: dibawah tindakan isyarat kawalan masa yang dijana oleh sirkuit hasil masa dalam FPGA, pengendali LCD membaca data yang diperlukan untuk paparan dari pengendali mikro melalui antaramuka penimbal bingkai dan menyimpannya dalam penimbal paparan SRAM. Pada masa yang sama, paparan LCD membaca data paparan dari memori paparan SRAM, dan secara langsung papar maklumat data dalam masa nyata melalui sirkuit pertukaran format data.

Pengawal LCD dilaksanakan berdasarkan FPGA. Program ini menggunakan seri Cvclone (hurikan) Altera EPlC6Q240. FPGA mempunyai antaramuka pemindahan data kelajuan tinggi I/O, yang boleh sedar kadar pembacaan memori paparan kelajuan tinggi dan meningkatkan kadar bingkai paparan LCD. Pada masa yang sama, FPGA adalah peranti logik boleh diprogram yang boleh melaksanakan operasi logik kompleks dan menyediakan masa kawalan kompleks. Paparan LCD menerima paparan kristal cair jenis LQ035Q3DG01 TFT-LCD, resolusi adalah 320&TImes; 240, dan isyarat imej dalam format RGB.

Kerana SRAM mempunyai kelajuan baca dan tulis yang lebih tinggi, cache paparan skema reka PCB ini menggunakan 1 bahagian IS61LV51216AL SRAM dengan kapasitas 512 KB dan kelajuan baca dan tulis sekitar 10ns. Dan saiz paparan bingkai imej adalah 125 KB (320x240x2/l024), FPGA membaca dan menulis kelajuan ke memori paparan adalah kira-kira 200 ns, jadi memenuhi keperluan sistem.

Unit kawalan utama direka dan dikembangkan oleh kawalan mengadopsi ATMEL's AT9lRM9200 (singkat sebagai 9200) sebagai MCU. Pemproses PCB berdasarkan inti ARM920T dengan frekuensi kerja 180 MHz. Performasi boleh mencapai 200 MI/s, dan sistem mengadopsi sumber terbuka LINUX OS. Namun, ARM9, sebagai terminal kawalan sistem, perlu menyelesaikan beberapa tugas seperti koleksi maklumat, pemprosesan, dan komunikasi luar. Jika pengendali LCD juga membaca data dari memori untuk paparan, ini akan beban pemproses dan mengurangkan cache paparan. Kadar pembacaan data mempengaruhi paparan masa-sebenar LCD. Oleh itu, kaedah aplikasi berdasarkan antaramuka Penimbal Bingkai dibawah OS LINUX dicadangkan di sini, yang meningkatkan kadar pembacaan data dari memori paparan, dengan demikian meningkatkan prestasi masa-realiti seluruh sistem paparan. Gambar 3 menunjukkan sambungan litar antaramuka AT91RM9200.

Ralat perisian sistem terutama dibahagi kepada dua bahagian: rekaan pengendali LCD berdasarkan rekaan pemacu FPGA dan Framebuffer dibawah LINUX OS.

Pengawal LCD desain ini adalah kebanyakan terdiri dari modul seperti baca dan tulis cache, antaramuka MCU dan kawalan masa LCD.

Menurut prinsip paparan TFT-LCD, isyarat kawalan utama yang diperlukan untuk paparan termasuk isyarat jam piksel, isyarat PCB penyegerakan baris/medan dan benarkan isyarat. Resolusi skrin paparan skema ini adalah 320x240, dan ia diperlukan untuk merancang frekuensi segar paparan LCD untuk 60 Hz, iaitu, isyarat penyegerakan medan (VSYNC) adalah 60 Hz. Konsisten isyarat penyegerakan baris, kemudian tempoh isyarat penyegerakan baris ialah 1/(60x240) s, dan kemudian isyarat penyegerakan baris (HSYNC) ialah 15 kHz. Dengan cara yang sama, isyarat jam piksel (CK) adalah 5MHz.

Modul IP loop terkunci fasa FPGA (PLL) digunakan untuk membahagi isyarat jam F_CLK FPGA 50 MHz dengan 10 ke isyarat jam piksel 5 MHz. Kaedah mesin keadaan digunakan untuk merancang modul kawalan masa dengan bahasa keterangan perkakasan Verilog, yang menyediakan isyarat kawalan PCB VSYNC, HSYNC dan ENAB yang memenuhi keperluan masa untuk LCD. Selepas rancangan PCB selesai, simulasi masa selesai dalam persekitaran QuatuslI, dan keputusan simulasi yang diperoleh memenuhi keperluan masa.

SRAM adalah modul memori video. Ia boleh dilihat bahawa penghantaran data PCB antara pengendali LCD dan pengendali mikro dibaca di bawah kawalan jam ARM, sementara skrin LCD membaca data dari SRAM dibawah kawalan isyarat jam piksel CK. Menunjukkan masalah penghantaran data PCB diantara domain jam berbeza, penyelesaian ini mengadopsi rancangan FPGA untuk melaksanakan FIFO asinkron untuk selesai.