Teknik PCB - Rancangan PCB kelajuan tinggi: sistem jam sinkronik dalaman

Kasus istimewa lain bagi sistem jam umum adalah sistem jam sinkronik dalaman. Banyak jurutera tidak berpengalaman akan salah menilai sistem jam sinkronik dalaman sebagai masa sinkronik sumber, dan melakukan kawalan panjang sama mengikut masa sinkronik sumber, yang menyebabkan ralat desain masa.

Pertama-tama, mari kita ulangi bagaimana untuk menentukan sama ada sistem adalah jam biasa. Post blog terdahulu menyebutkan bahawa mencari pokok jam dan menentukan hubungan antara isyarat jam adalah kunci untuk menilai sistem masa berbeza. Sistem jam umum mempunyai kristal atau kristal luaran, yang disambungkan ke hujung pemandu dan menerima hujung sistem melalui pengedar jam (atau FPGA boleh secara langsung output jam berbeza ke hujung pemandu dan hujung menerima), dan garis jam luaran Untuk mengawal masa sistem, ia dipanggil sistem jam umum.

Sinyal jam jam penyegerakan dalaman dihantar secara langsung dari hujung pemandu ke hujung penerimaan. Post blog terdahulu menyebutkan bahawa margin masa sistem jam biasa adalah kecil, dan salah satu faktor kunci yang tidak boleh terus meningkatkan frekuensi adalah Tco. Kerana faktor seperti proses, ia sukar untuk membuat Tco ini terlalu kecil. Contohnya, maksimum Tco SDRAM adalah umum. Terdapat 5.4ns. Sistem jam sinkronik dalaman menggantikan pemacu jam luaran dengan Buffer dalaman, sehingga Buffer pada isyarat jam dan Buffer pada isyarat data boleh sepadan untuk membatalkan satu sama lain, sehingga julat antara nilai maksimum dan minimum Tco peranti boleh dikurangkan dan meningkat margin Masa membuat masa mudah untuk dipenuhi.

Sistem jam penyegerakan dalaman mudah diklirukan dengan penyegerakan sumber. Sebenarnya, mudah untuk membezakannya dengan memahami prinsip. Masa penyegerakan sumber biasanya wujud dalam jam sistem dan isyarat strobe kumpulan data, seperti hubungan antara DQ dan DQS dan CLK. Jam penyegerakan dalaman hanya mempunyai satu isyarat jam yang dikongsi oleh hujung pemandu dan hujung penerima (dalam SDRAM Mobile, nama isyarat adalah SDCK)

Oleh itu, masa penyegerakan dalaman adalah sama dalam pengiraan dengan jam biasa, kecuali ada satu pembolehubah lagi dalam ketidaksamaan, iaitu TCLK_FT: Masa penerbangan jam. Figure 2 menunjukkan kaedah pengukuran TCLK_FT.

Formula pengiraan masa bagi jam penyegerakan dalaman adalah: (apabila arah penyebaran jam dan data adalah sama, ia adalah arah positif)

Tco(max)+Tflight(max)+Tsetup-Tclk_ft+Tjitter+Tmargin

Tco(min)+Tflight(min)-Tclk_ft-Tmargin>Thold

Dengan cara ini, jam boleh berada di posisi terbaik dengan menyesuaikan Tclk_ft. Kaedah ini juga boleh digunakan untuk menyesuaikan masa dalam mod penyegerakan luaran. Kaedah penyesuaian khusus telah diperkenalkan dalam kes terdahulu, anda boleh rujuk padanya.

Ringkasan:

Dari sudut pandangan luaran, penyegerakan dalaman dan penyegerakan sumber adalah sama, tetapi struktur dalaman kedua-dua adalah berbeza. Kaedah penyegerakan sumber adalah untuk menambah register sebelum penimbal isyarat jam dalam struktur penyegerakan dalaman, dan pemprosesan jam dan pemprosesan data dalam cip adalah sama. Dengan cara ini, jam boleh berubah dengan kelajuan data dan sentiasa di tengah data.

Alat jam penyegerakan dalaman masih sistem jam biasa. Pengiraan masa sama dengan sistem jam biasa jam luar, kecuali Tclk_ft ditambah atau ditambah pada kedua-dua hujung keputusan pengiraan. Hubungan penghalang masa juga adalah cara panjang maksimum dan minimum, bukan cara panjang sama.

Jam sinkroni dalaman meningkatkan cara penyesuaian margin masa, dan kerana ia ofset pengaruh Tco, masa lebih mudah ditemui. Namun, kaedah pengiraan masa lebih rumit dan memerlukan jurutera desain untuk menangkapnya.