Data PCB - Rancangan sirkuit perkakasan mesin ujian papan PCB berdasarkan FPGA

Untuk meningkatkan kelajuan ujian Papan PCB mesin ujian, mempermudahkan desain papan sirkuit, meningkatkan konfigurasi semula sistem dan kemudahan menguji pemindahan algoritma, skema reka sistem kawalan perkakasan bagi Papan PCB mesin ujian berdasarkan FPGA diusulkan. Dalam rancangan, the field programmable gate array (FPGA) EP1K50 of Altera Corporation is selected, dan desain perkakasan dan penyahpepijatan sistem kawalan selesai dengan menggunakan alat desain EDA Sinplify, Modelsim, Quartus II, dan bahasa keterangan perisian Verilog, dan masalah yang sukar untuk disedari dengan litar konvensional diselesaikan. . Prinsip ujian asas Papan PCB mesin ujian ringan adalah undang-undang Ohm. Kaedah ujian adalah untuk menambah tekanan ujian tertentu antara titik yang hendak diuji, guna sirkuit penyahkodan untuk memilih dua titik untuk diuji pada Papan PCB, dan mendapatkan nilai perlawanan yang sepadan antara dua titik. Isyarat tekanan, melalui sirkuit perbandingan tenaga, uji perlawanan atau keterusan antara dua titik. Ulang langkah di atas beberapa kali untuk menguji seluruh papan sirkuit. Sebab bilangan besar titik yang diuji, mesin ujian umum lebih dari 2048 titik, dan litar kawalan ujian lebih rumit. Kaedah gelintar dan kaedah tukar titik ujian secara langsung mempengaruhi kelajuan ujian mesin ujian. Kertas ini mempelajari rancangan sistem kawalan perkakasan berdasarkan FPGA.

Sistem kawalan perkakasan

Proses ujian adalah untuk mengawal sirkuit ujian untuk menyalakan switch ujian berbeza di bawah kawalan komputer hos. Sistem mesin ujian terdiri dari bahagian berikut: komputer atas PC104, logik kawalan ujian (dilaksanakan oleh FPGA), dan sirkuit ujian tenaga tinggi. Di antara mereka, komputer atas terutamanya menyelesaikan fungsi interaksi manusia-komputer, algoritma ujian, pemprosesan data ujian, dan output kawalan. FPGA mengawal sirkuit ujian tenaga tinggi untuk menyelesaikan proses ujian papan PCB. Sistem ini menggunakan PC104 sebagai komputer atas dan FPGA sebagai kawalan ujian oleh komputer atas melalui bas PC104.

Sirkuit antaramuka antara FPGA dan PC104

Bus PC104 adalah bas kawalan industri yang ditakrif khusus untuk kawalan terkandung, dan definisi isyaratnya pada dasarnya sama dengan bas ISA. Bus PC104 mempunyai 4 jenis siklus bas, iaitu siklus bas 8-bit, siklus bas 16-bit, siklus bas DMA dan siklus bas segar. Siklus bas I/O 16-bit ialah 3 siklus jam, dan siklus bas I/O 8-bit ialah 6 siklus jam. Untuk meningkatkan kelajuan komunikasi, bas ISA mengadopsi mod komunikasi 16-bit, iaitu mod I/O 16-bit. Untuk membuat penggunaan penuh sumber PC104, FPGA dikonfigur online selepas pengembangan bas sistem PC104. Semasa operasi normal, ia berkomunikasi dengan FPGA melalui bas PC104.

Antaramuka antara FPGA dan Peranti Serial A/D dan D/A

Menurut keperluan desain sistem penguji, diperlukan untuk melakukan pemeriksaan sendiri pada tenaga ujian dan tenaga rujukan dua saluran, iaitu, terdapat sekurang-kurangnya tiga saluran pertukaran A/D. Tengah rujukan bagi dua litar perbandingan adalah output oleh D/A, jadi saluran D/A sistem memerlukan dua saluran. Untuk mengurangkan bilangan garis isyarat kawalan A/D dan D/A, peranti A/D dan D/A berantai dipilih. Performasi komprensif, harga, dan faktor lain, peranti A/D yang dipilih adalah TLC2543, dan peranti D/A adalah TLV5618. TLV5618 adalah output voltaj 12-bit ganda DAC dengan input rujukan buffer (impedance tinggi) dari TI, yang dikawal secara digital melalui bas siri 3-wayar yang serasi CMOS. Peranti menerima kata perintah 16-bit dan menghasilkan dua output analog D/A. TLV5618 hanya mempunyai satu siklus I/O tunggal, yang ditentukan oleh jam luar SCL K, yang bertahan selama 16 siklus jam, menulis perkataan perintah ke dalam register pada cip, dan melakukan penukaran D/A selepas selesai. Kata arahan baca-masuk TLV5618 adalah sah dari pinggir jatuh CS dan mula membaca data dari pinggir jatuh SCLK berikutnya. Selepas membaca data 16-bit, ia memasuki siklus konversi sehingga pinggir jatuh berikutnya CS berlaku. TLC2543 adalah penukar kondensator berturut-turut 12-bit dengan kawalan siri dan 11 input dari TI. Penukar pada cip mempunyai kelajuan tinggi, ketepatan tinggi, dan bunyi rendah. Proses kerja TLC2543 dibahagi menjadi dua siklus: siklus I/O dan siklus konversi. Siklus I/O ditentukan oleh jam luar SCLK, yang berlangsung selama 8, 12, atau 16 siklus jam, dan melakukan dua operasi pada masa yang sama: input 8-bit data ke register pada cip dalam mod MSB pada pinggir naik SCLK; output dalam mod MSB pada pinggir jatuh hasil konversi SCLK 8, 12, 16-bit. Siklus pertukaran bermula pada pinggir jatuh SCLK dalam siklus I/O sehingga isyarat EOC meningkat, menunjukkan bahawa pertukaran selesai. In order to be consistent with the I/O cycle of TLV5618, the MSB method is adopted, and the timing of the 16-clock transmission of CS is used.

Kerana kedua-dua peranti adalah antaramuka SPI, ia boleh disambung ke bas SPI yang sama dan beroperasi pada peranti berbeza melalui isyarat pilihan cip berbeza. Kerana protokol antaramuka SPI adalah kompleks, dan seperti yang boleh dilihat dari Figur 3, masa dua peranti ini tidak menggunakan semua masa antaramuka SPI. Untuk menyedari masa yang sesuai dengan logik di atas dan mengurangkan buang-buang IP antaramuka SPI piawai memeriksa sumber FPGA, rancangan menerima bahasa keterangan perkakasan Verilog untuk menyedari kaedah rancangan mesin keadaan sinkronis (FSM), dan menulis ADC dan DAC untuk mengawal urutan masa. Program sebenarnya adalah mesin keadaan sarang, dan mesin keadaan master dan mesin keadaan hamba membentuk mesin keadaan terbatas dengan fungsi berbeza di bawah keadaan isyarat input berbeza melalui bas yang dimulakan oleh garis kawalan. Ia boleh diketahui dari FIG. 3 bahawa operasi D/A mempunyai 4 negara, dan operasi A/D mempunyai 7 negara. Beberapa keadaan di kedua-dua keadaan adalah sama, jadi mesin keadaan tertentu boleh digunakan untuk menyelesaikan operasi A/D dan D/A berantai. Program sebenarnya adalah mesin negara sarang. Mesin keadaan utama dan mesin keadaan hamba membentuk mesin keadaan tertentu yang lebih kompleks dengan fungsi berbeza di bawah isyarat input berbeza melalui bas yang dimulakan oleh bas kawalan. Drive clock (SCLK) and data bus (SI, SO) are shared by A/D dan D/A operations. Sejak siklus tulisan operasi mempunyai 16 siklus jam dan siklus baca mempunyai 12 siklus jam, modul dilakukan dalam tiga mesin keadaan tersarang tertentu. Dalam rancangan sistem, operasi AD dan DA dikumpulkan ke dalam modul tunggal, dan modul kawalan lapisan atas keluarkan kata perintah dan isyarat kawalan untuk memulakan operasi yang sepadan dengan modul ini. Selepas operasi selesai (memasuki keadaan tidak bergerak), modul ini menghantar isyarat status yang sepadan ke modul lapisan atas.

kerangka program FPGA

Program FPGA on-chip adalah kunci untuk operasi yang betul bagi seluruh sistem ujian. Menurut prinsip desain FPGA dari atas ke bawah, sistem dibahagi menjadi 5 modul independen, iaitu modul komunikasi (ISA), modul ujian (TEST), modul AD/DA, modul penyahkodan (DECODER), dan modul kawalan RAM (RAMCTL). Modul ISA: modul komunikasi sistem dan kawalan, lengkap komunikasi dengan komputer hos, interpretasi perkataan arahan, generasi isyarat kawalan, dll. Sistem memulakan modul ADDA untuk lengkap output voltaj rujukan mengikut pada-resistensi, voltaj izolasi, dan parameter lain yang dihantar oleh komputer hos; memulakan modul ujian untuk menyelesaikan proses ujian menurut arahan ujian. Data dipindahkan diantara mesin keadaan bersegerak berbilang berjalan secara bersegerak, dan lebih sukar mengawal komunikasi data dan penyegerakan data diantara proses berbilang. Modul kawalan RAM: Sebelum ujian bermula, komputer hos menghantar maklumat titik ujian ke modul ISA melalui bas, dan modul ISA menyimpannya dalam RAM pada cip; selepas ujian selesai, hasil ujian dalam RAM dihantar ke komputer hos. Semasa ujian, modul ujian membuka suis ujian yang sepadan dengan membaca maklumat titik ujian dalam RAM dan kemudian menyimpan hasil ujian dalam RAM. Dengan cara ini, kedua-dua modul memerlukan membaca dan menulis RAM untuk mencapai berkongsi data antara kedua-dua modul, yang memerlukan isyarat kawalan untuk menyambungkan dua kumpulan garis baca dan tulis isyarat ke modul RAM sesuai, dan modul kawalan RAM menyelesaikan fungsi ini. Modul ujian (TEST): Walaupun terdapat prosedur ujian berbeza, seperti semak-sendiri kad tukar, ujian kontinuiti, ujian izolasi, dll., prosedur ujian adalah sama, iaitu imbas ujian. Proses kerja ujian ialah: tambah ketegangan rujukan litar perbandingan "aktifkan tukar titik untuk diuji "lambat" baca hasil perbandingan "ujian set titik ujian lain. Modul ini memasuki proses ujian berbeza menurut opskod berbeza. Hasil ujian dan nombor titik ujian bersama-sama membentuk data 13-bit dan simpan dalam RAM, dan meliputi maklumat nombor titik ujian asal.

Decoding module (DECODER): This module hangs after the test module (TEST), ia menyelesaikan pemetaan nombor tukar ke sirkuit sebenar. Kerana bentuk-bentuk yang berbeza bagi tata pin ujian dan rancangan perkakasan yang berbeza bagi sirkuit penyahkodan dan sirkuit kawalan, output maklumat tukar ujian oleh modul aras atas tidak dapat digunakan secara langsung sebagai output untuk mengawal sirkuit tukar ujian. Modul penyahkodan menyelesaikan penukaran antara kedua-dua. AD/DA module (AD/DA): Design the SPI bus interface to operate the A/D and D/Peranti, the module is started with the allowable (adorable, damnable) signal and the busy signal is used as the conversion completion flag signal. D/Operasi dikumpulkan berkaitan dengan modul lain. Setiap modul sistem ditulis dalam bahasa keterangan perkakasan Verilog, and multiple layers of nested synchronous state machines (FSM) are used to complete the logic function of the whole system; each module uses the simulation tool Modelsim to complete the function simulation of the module, dan sistem menyelesaikan ujian fungsi Gunakan alat laluan integrasi Altera QuartusII untuk menyelesaikan simulasi dan sintesis pos-sistem, kabel, dan gunakan inti IP yang disediakan oleh Altera untuk optimumkan modul program; desain tahap atas mengadopsi kaedah input diagram blok, dan aliran data antara modul lebih intuitif diwakili oleh diagram blok. . Sistem kawalan perkakasan bagi Papan PCB mesin ujian berdasarkan FPGA meningkatkan kelajuan ujian Papan PCB mesin ujian dan mempermudahkan desain sirkuit. Selain itu, kerana ciri-ciri FPGA boleh dikonfigur semula, ia telah meletakkan dasar yang baik untuk optimasi dan penataran lanjut algoritma perisian dan struktur perkakasan sistem dan mempunyai prospek aplikasi yang baik pada Papan PCB.