Data PCB - Mengguna IP untuk meningkatkan Efisiensi Ralat Papan PCB

Fokus artikel ini adalah pada penggunaan IP oleh Papan PCB desainer, dan further use of topology planning and routing tools to support IP to quickly complete the entire Papan PCB desain. The desain engineer's job is to obtain IP by laying out a small number of necessary components and planning critical interconnect paths between those components. Setelah IP diterima, maklumat IP boleh diberikan kepada Papan PCB desainer, who can complete the rest of the desain.

Rancangan jurutera mendapatkan IP, dan penjana papan PCB menggunakan perancangan topologi dan alat penghalaan untuk menyokong IP dan dengan cepat selesaikan semua rancangan papan PCB. Sekarang tidak perlu melalui interaksi dan proses iteratif antara jurutera desain dan jurutera papan PCB untuk mendapatkan niat desain yang betul, jurutera desain sudah mempunyai maklumat ini, dan hasilnya adalah bandingan, yang sangat membantu untuk jurutera papan PCB. Dalam ramai rancangan, jurutera rancangan dan jurutera papan PCB melaksanakan penempatan dan laluan interaktif, yang menghabiskan banyak masa yang berharga di kedua-dua sisi. Interaksi diperlukan tetapi memakan masa dan tidak efektif. Rancangan awal yang disediakan oleh jurutera desain mungkin hanya lukisan tangan tanpa komponen skala yang betul, lebar bas, atau petunjuk pin-out. Kerana perancang papan PCB terlibat dalam rancangan, walaupun jurutera menggunakan teknik perancangan topologi boleh mendapatkan bentangan dan sambungan beberapa komponen, rancangan juga mungkin memerlukan bentangan komponen lain, akses ke IO lain, dan struktur bas, dan semua sambungan. walaupun untuk selesai. Penjana papan PCB perlu mengadopsi rancangan topologi dan berinteraksi dengan komponen yang telah ditetapkan dan komponen yang belum ditetapkan. Ini boleh membentuk rancangan bentangan dan interaksi, dengan demikian meningkatkan efisiensi rancangan papan PCB.

Sebab bentangan kawasan kritik dan kawasan densiti tinggi telah selesai dan rancangan topologi telah dicapai, bentangan mungkin selesai sebelum rancangan topologi akhir. Oleh itu, beberapa laluan topologi mungkin perlu bekerja dengan bentangan yang ada. Walaupun mereka mempunyai keutamaan yang lebih rendah, mereka masih perlu disambung. Jadi sebahagian dari rancangan dicipta disekitar komponen selepas bentangan. Lagipun, rancangan ini mungkin memerlukan lebih rincian untuk menyediakan keutamaan yang diperlukan untuk isyarat lain. Perrancangan topologi terperinci, untuk rancangan bas ini, perancang papan PCB perlu mempertimbangkan beberapa halangan yang ada, peraturan rancangan setiap lapisan, dan halangan penting lain. Perincian "1" merancang pins komponen pada lapisan atas "merah" untuk memimpin keluar dari pins komponen dan sambung ke laluan topologi pada perincian "2". Bahagian ini menggunakan kawasan yang tidak dikemas dan hanya mengenalpasti lapisan sebagai lapisan yang boleh dijalankan. Melakukan ini mungkin kelihatan jelas dari sudut pandang desain, dan algoritma penghalaan akan menggunakan sambungan tahap atas ke laluan topologi dalam merah. Namun, beberapa halangan mungkin memberikan algoritma pilihan penghalaan lapisan lain sebelum mengeluarkan bas tertentu ini. Dengan bas yang diatur menjadi jejak ketat pada lapisan, perancang mula merancang penggantian ke lapisan 3 pada perincian "3" dan mempertimbangkan jarak bas berjalan di sepanjang papan. Perhatikan bahawa laluan topologi ini pada lapisan 3 lebih luas daripada lapisan atas kerana ruang tambahan yang diperlukan untuk mengakomodasi impedance. Selain itu, rancangan menentukan lokasi tepat (17 vias) untuk transisi lapisan. Bila laluan topologi pergi ke perincian "4" sepanjang bahagian kanan tengah Figur 3, banyak titik persatuan T-bit tunggal perlu dilukis dari sambungan laluan topologi dan setiap pin komponen. Pilihan penjana papan PCB adalah untuk menyimpan sebahagian besar aliran sambungan pada lapisan 3 dan menembus ke lapisan lain untuk menyambung pin komponen. Jadi mereka melukis kawasan topologi untuk menunjukkan sambungan dari perlengkapan utama ke lapisan 4 (merah jambu), membuat sambungan T-bit tunggal ini ke lapisan 2, dan kemudian menggunakan vial lain untuk sambung ke pins peranti. Laluan topologi terus pada lapisan 3 untuk perincian "5" untuk menyambung peranti aktif. Sambungan ini kemudian dibuat dari pins aktif ke penahan tarik-turun di bawah peranti aktif. Penjana menggunakan kawasan topologi lain untuk nyatakan sambungan dari lapisan 3 ke lapisan 1, di mana pin komponen dibahagi antara peranti aktif dan resisten tarik-turun. Aras rancangan terperinci ini hanya mengambil kira-kira 30 saat untuk selesai. Setelah rancangan ini telah ditangkap, perancang papan PCB mungkin ingin melalui segera atau mencipta rancangan topologi lanjut dan kemudian menggunakan autolaluan untuk menyelesaikan semua rancangan topologi. Ia mengambil kurang dari 10 saat daripada merancang selesai ke keputusan laluan automatik. Kelajuan tidak benar-benar penting, sebenarnya, ia adalah buang-buang masa lengkap jika and a mengabaikan niat desainer dan kualiti auto-routing adalah lemah. Angka berikut menunjukkan hasil penghalaan automatik.

Penghalaan Topologi

Mulakan dari sudut kiri at a s, semua wayar yang keluar dari pin komponen mengikut niat yang dikatakan oleh desainer pada lapisan 1 dan dipampat ke dalam struktur bas ketat, seperti terperinci dalam "1" dan "2" dalam Gambar 4. Peralihan antara lapisan 1 dan lapisan 3 berlaku pada perincian "3" dan mengambil bentuk ruang-intensiv melalui. Untuk mengulangi, impedance dianggap di sini, jadi jejak lebih luas dan mempunyai lebih ruang, sebagai mewakili oleh laluan lebar sebenar. 17 bit terperinci dalam 4 jenis peranti berbeza dan mewakili niat desainer untuk lapisan dan aliran laluan, yang boleh ditangkap dalam kira-kira 30 saat. Kemudian anda boleh melakukan laluan automatik kualiti tinggi, yang mengambil kira-kira 10 saat. Dengan meningkatkan aras abstraksi dari perjalanan ke rancangan topologi, total masa sambungan telah dikurangkan, dan perancang mempunyai pemahaman yang benar-benar jelas tentang ketepatan dan potensi untuk menyelesaikan rancangan sebelum sambungan bermula, seperti mengapa perjalanan akan tetap pada titik ini rancangan? Mengapa tidak pergi ke depan dan merancang dan menambah jejak kemudian? Bila rancangan topologi lengkap berlaku? Jika contoh di atas dianggap, abstraksi satu rancangan boleh digunakan dengan rancangan lain selain dari 17 rangkaian terpisah dengan banyak segmen garis dan banyak vias pada setiap rangkaian, apabila mempertimbangkan perintah perubahan teknik (ECO, Engineering Koncept ini adalah terutama penting apabila mengubah perintah.

Perintah Perubahan Keenjasan (ECO)

Dalam contoh di bawah, pin-out FPGA belum selesai. jurutera desain telah memberitahu perancang papan PCB mengenai kenyataan ini, tetapi kerana alasan jadual, mereka perlu memindahkan desain ke hadapan sebanyak mungkin sebelum pinout FPGA selesai. Dengan pinout yang diketahui, penjana papan PCB mula merancang ruang untuk FPGA, dan sementara penjana menyelesaikan rancangan, ia juga diperlukan untuk mempertimbangkan petunjuk dari peranti lain ke FPGA. IO awalnya direncanakan di sebelah kanan FPGA, tetapi sekarang ia ditempatkan di sebelah kiri FPGA, menyebabkan output pin sepenuhnya berbeza dari rancangan asal. Kerana desainer bekerja pada tahap abstraksi yang lebih tinggi, mereka boleh mengakomodasi perubahan ini dengan menghapuskan overhead bergerak semua jejak sekitar FPGA dan menggantikannya dengan perubahan laluan topologi. Namun, bukan hanya FPGA yang terpengaruh; pinouts baru ini juga mempengaruhi petunjuk keluar dari peranti yang berkaitan. Untuk mengakomodasi laluan masukan utama pakej rata, akhir laluan juga mesti dipindahkan; Jika tidak, mengelilingi jejak akan menghasilkan, menghabiskan ruang berharga pada papan PCB yang padat tinggi. Putar bagi bit ini memerlukan ruang tambahan untuk jejak dan vias, yang mungkin tidak ditemui pada akhir desain. Jika jadual ketat, ia mustahil untuk membuat penyesuaian tersebut kepada semua laluan ini. Intinya ialah rancangan topologi menyediakan tahap abstraksi yang lebih tinggi, jadi melaksanakan ECO ini jauh lebih mudah. Algoritma penghalaan-automatik direka untuk mengikut niat perancang menetapkan keutamaan kualiti atas keutamaan kuantiti. Jika ia ditentukan bahawa terdapat masalah kualiti, membiarkan sambungan gagal adalah lebih baik daripada menghasilkan kabel kualiti yang tidak baik, dan melakukannya cukup betul untuk dua alasan. Pertama, lebih mudah untuk membuat sambungan mati daripada membersihkan jejak seperti ini dengan hasil buruk dan operasi auto-routing lain. Kedua, niat desainer dilaksanakan dan desainer ditinggalkan untuk menentukan kualiti sambungan. Namun, titik ini hanya berguna jika sambungan jejak gagal relatif mudah dan ditempatkan. Contoh yang baik adalah ketidakmampuan penghala untuk mencapai 100% sambungan direncanakan. Daripada mengorbankan kualiti pada titik ini, benarkan beberapa rancangan gagal, meninggalkan beberapa jejak tidak terhubung. Semua jejak dijalankan melalui rancangan topologi, tetapi tidak semua membawa ke pin komponen. Ini memastikan bahawa terdapat ruang untuk sambungan mati dan menyediakan sambungan relatif mudah untuk disambung.

Perrancangan topologi adalah alat yang menyertai proses rancangan PCB dengan isyarat digital dan mudah untuk jurutera rancangan digunakan, tetapi ia juga mempunyai ruang khusus, Lapisan, dan kemampuan aliran sambungan untuk pertimbangan merancang kompleks. Papan PCB desainers can use the topology planning tool at the beginning of the design or after the design engineer has acquired their IP, bergantung pada siapa yang menggunakan alat fleksibel ini untuk mudah muat ke persekitaran rancangan mereka. Penghala Topologi hanya mengikut rancangan atau niat desainer untuk menyediakan keputusan penghalaan kualiti tinggi. Apabila menghadapi ECO, perancangan topologi lebih cepat untuk beroperasi daripada sambungan individu, sehingga memungkinkan penghala topologi untuk mengadopsi ECO lebih cepat, menyediakan keputusan cepat pada Papan PCB.