Data PCB - Analisis bunyi pertukaran sinkronik FPGA pada papan PCB

Pada Papan PCB,untuk analisis bunyi tukar bersamaan FPGA, teknologi CMOS hari ini membolehkan peranti FPGA tunggal mempunyai I berbilang/O antaramuka. Sementara, dalam tahun-tahun terakhir, penggunaan tenaga rendah telah mula menjadi konsep utama kelajuan tinggi I/O antaramuka. Cara yang berkesan untuk mengurangi konsumsi kuasa adalah mengurangi tenaga, dan pengurangan tekanan akan membawa ke margin bunyi yang lebih kecil yang dibenarkan oleh I/Antaramuka O. Oleh itu, it is imperative for FPGA users to quantify system-level synchronous switching noise (SSN) in the context of chips, pakej, dan PCB. Artikel ini menyediakan perkenalan sistemik kepada SSN, fokus pada SSN disebabkan oleh penimbal output FPGA. This noise is commonly referred to as synchronous switching output noise (SSO) and is distinct from SSN due to input buffering. Kertas ini memperkenalkan penyebab SSO aras-sistem dan mencadangkan kaedah pemodelan SSO aras-sistem hierarkis. Ia juga menjelaskan bagaimana untuk berkorelasi model SSO dengan pengukuran frekuensi dan domain masa, dan memperkenalkan beberapa Papan PCB kaedah desain untuk mengurangi SSO.

The formation mechanism of system-level SSO
A Papan PCB dengan FPGA adalah sistem kompleks yang boleh dibahagi ke bahagian wafer yang mengandungi sirkuit aktif, seksyen pakej dengan pasif terkandung yang menyokong jejak, dan bahagian papan sirkuit yang menyediakan sambungan untuk FPGA ke dunia luar . Dalam sistem seperti itu, sukar untuk memahami ciri-ciri bunyi dalam cip. Oleh itu, ia berharga untuk kuantifikasikan SSO pada hujung dekat dan jauh jejak PCB yang tersambung ke FPGA. There are two main factors that cause SSO: the impedance of the power distribution network (PDN) and the mutual inductive coupling between switch I/Os. Dari perspektif sistem, PDN mengandungi aras wafer, Aras pakej, dan komponen aras papan yang berkuasa secara kolektif litar CMOS. Apabila bilangan tertentu sirkuit pemacu output CMOS diaktifkan pada masa yang sama, arus besar akan mengalir ke dalam unsur sirkuit induktif PDN secara segera, yang menghasilkan titik tegangan delta-I. Name, such as power solder balls on ball grid array packages and power vias in Papan PCB. Semasa yang berubah dengan cepat juga menggairahkan gelombang elektromagnetik radial antara kuasa/pasangan pesawat tanah, yang melompat dari pinggir pesawat Papan PCB, resonansi antara kuasa/pesawat tanah, menyebabkan perubahan tenaga.

Satu lagi penyebab penting SSO adalah pasangan induktif bersama, terutama di sekitar pinggir pakej cip/Papan PCB. Bola solder pada pakej chip BGA dan vias pada PCB adalah milik struktur multi-konduktor yang terikat dengan ketat. Setiap I/O bola tentera dan yang sepadan Papan PCB melalui bentuk gelung tertutup dengan bola tentera tanah dan tanah melalui dekatnya. When the state of multiple I/O port berubah secara bersamaan, transient I/O arus mengalir melalui gelung isyarat ini. Ini sementara I/O semasa secara bertukar mencipta medan magnetik berbeza-masa yang mengganggu loop isyarat bersebelahan dan mengakibatkan bunyi tekanan.
Model SSO patut dapat mencerminkan mekanisme formasi asas SSO. Figure 1 menunjukkan model lapisan untuk meramalkan SSO dalam PCB. Di atas wafer, apa yang diperlukan adalah model penimbal output yang menyediakan distribusi semasa pada garis kuasa dan isyarat dengan kompleksiti terhad. Dalam encapsulasi, demi kemudahan, model PDN dan model sambungan isyarat boleh dicapai secara terpisah dengan menggunakan alat model, tetapi interaksi antara PDN dan model sambungan isyarat perlu dianggap dengan berhati-hati. Dua model ini bertindak sebagai jambatan, menyambung model penimbal output pada sisi bump pakej cip dan Papan PCB-level model di sisi bola askar. Model PDN PCB biasanya termasuk kuasa/pesawat tanah dan bulk/menyambungkan kondensator pada mereka, semasa model sambungan isyarat bagi PCB termasuk tatasusunan vial yang terikat dengan ketat dan jejak isyarat yang terikat dengan bebas pada lapisan isyarat yang berbeza . Kesan interaksi kedua-dua ini Papan PCB-level model berlaku dalam Papan PCB melalui tatasusunan, dan ia adalah dari sini bahawa percakapan salib induktif membawa bunyi ke dalam model PDN, dan bunyi delta-I mengurangi I/Kualiti isyarat O. pendekatan pemodelan hierarkis ini secara rasional mengekalkan ketepatan simulasi sementara juga meningkatkan efisiensi pengiraan untuk sistem kompleks seperti ini.

Dalam berikut, untuk papan sirkuit dicetak dilengkapi dengan FPGA, dua kaedah reka asas untuk mengurangi SSO berdasarkan mekanisme generasi SSO diperkenalkan.
1. Design method to reduce inductive coupling
The simulation results show that the inductive coupling at the chip package/Antaramuka PCB adalah pelaku yang menyebabkan punca frekuensi tinggi dalam bentuk gelombang SSO. Name. Saiz loop ini menunjukkan kekuatan sambungan induktif. Lebih besar kawasan I/O loop mengganggu, semakin mudah bagi medan magnetik yang dijana untuk mengganggu loop terganggu disebelah. Lebih besar kawasan yang mengganggu I/O gelung isyarat, semakin mudah ia diganggu oleh saya yang lain/O loops. Oleh itu, untuk mengurangkan percakapan salib dan parameter t, perhatian perlu diberikan kepada penggunaan yang lebih rendah Papan PCBs dalam desain, dan kunci I/O pada Papan PCB patut dilukis dari lapisan isyarat rendah. Pada masa yang sama, desainer boleh mengurangkan percakapan salib dengan memperpendek jarak antara saya/O vial dan vial tanah. Para desainer secara khusus menyambung pasangan I/O pads ke pesawat tanah dan pesawat VCCIO untuk mengurangi kawasan loop isyarat yang sepadan dengan pins yang terganggu dan pins yang terganggu. Dalam Bank1, pin AF30 adalah pin yang mengganggu. Dalam rancangan FPGA, enam pin W24, W29, AC25, AC32, AE31 dan AH31 diprogram untuk ditetapkan ke logik "0", dan mereka terhubung dengan pesawat tanah Papan PCB melalui vias. The five pins U28, AA24, AA26, AE28 dan AE30 ditetapkan ke logik "1" dengan pemrograman dan disambung ke pesawat VCCIO Papan PCB. The other 68 I/O port mengalami transisi negara pada masa yang sama pada 10MHz, jadi ia adalah titik yang menghasilkan gangguan. Untuk perbandingan, I/Os W24, W29, AC25, AC32, AE31, AH31, U28, AA24, AA26, AE28 dan AE30 tidak diprogramkan untuk menjadi tanah atau pins VCCIO dalam Bank2, tetapi ia ditinggalkan kosong, dan 68 lagi Setiap I/O masih menyala dan dimatikan pada masa yang sama. Ujian percubaan menunjukkan bahawa lompatan tanah pada AF30 di Bank1 telah dikurangi dengan 17% dibandingkan dengan G30 di Bank 2, dan penyakit kuasa juga telah dikurangkan dengan 13%. Hasil simulasi juga mengesahkan penambahan ini. Sejak kehadiran pins tanah boleh diprogramkan pendek jarak d antara loop yang mengganggu dan loop yang mengganggu, pengurangan SSO dijangka, seperti yang dipaparkan dalam Gambar 2. Namun, peningkatan terbatas kerana kawasan gelung isyarat dalam pakej cip tidak dapat dikurangkan.

2. Reduce PDN impedance through reasonable desain
The impedance between VCCIO and ground pins at the interface on the PCB is an important criterion for evaluating the PDN performance of an FPGA chip. Impedasi input ini boleh dikurangkan dengan menggunakan strategi penyahpautan yang efektif dan menggunakan kuasa yang lebih ringan/pasangan pesawat tanah. Namun, kaedah yang berkesan adalah untuk pendek panjang saluran kuasa yang menyambungkan bola askar VCCIO ke pesawat VCCIO. Juga, pendekatan kuasa melalui juga mengurangkan loop ia bentuk dengan tanah bersebelahan melalui, menjadikan gelung kurang susah untuk mengganggu saya/Perubahan keadaan loop. Oleh itu, desain patut mengatur pesawat VCCIO lebih dekat dengan lapisan atas PCB.


Artikel ini menyediakan analisis meliputi simulasi bunyi bertukar bersamaan pada Papan PCB dengan FPGA. Hasil analisis menunjukkan bahawa perbualan salib di antaramuka antara pakej dan PCB dan distribusi impedance PDN pada pakej dan PCB adalah dua penyebab penting SSO. Model sambungan boleh digunakan untuk membantu Papan PCB penjana mengurangi SSO dan mencapai lebih baik Papan PCB design. Beberapa kaedah untuk mengurangi SSO juga diperkenalkan dalam kertas. Di antara mereka, persediaan rasional lapisan isyarat dan penggunaan penuh tanah yang boleh diprogram/pins kuasa boleh membantu mengurangi salib induktif pada Papan PCB level, dan mengatur VCCIO dalam kedudukan rendah Papan PCB stackup juga boleh mengurangi impedance PDN.