Data PCB - Teknologi ujian papan PCB baru

Pada masa ini, dengan muncul terus menerus produk menggunakan sirkuit integrasi skala besar, pemasangan dan ujian yang sepadan Papan PCB menjadi semakin sukar. Although the traditional method of in-circuit test technology is still used for the testing of printed circuit boards, kaedah ini telah menjadi semakin problematik disebabkan miniaturisasi dan pakej cip. Teknologi ujian teknologi-sempadan ujian baru telah secara perlahan-lahan dikembangkan, kebanyakan litar ASIC dan banyak peralatan skala-tengah telah mula menggunakan teknologi ujian imbas sempadan untuk merancang. Teknologi BST sesuai dengan IEEE1149.1 piawai dan menyediakan set lengkap penyelesaian ujian. Dalam ujian sebenar, ia tidak perlu menggunakan peralatan ujian yang kompleks dan mahal, dan menyediakan kaedah ujian yang bebas dari teknologi papan sirkuit. Keuntungan menggunakan teknologi ujian imbas sempadan untuk desain sirkuit terintegrasi dan desain papan sirkuit cetak adalah proses ujian adalah mudah, yang mengurangkan masa ujian dan diagnosis dalam proses produksi, eksperimen, penggunaan dan penyelamatan, jadi mengurangi biaya.

1. The basic composition of BST
The BST circuit is constructed in accordance with the IEEE1149.1 standard, which includes the test access channel TAP and the controller, daftar arahan IR dan kumpulan daftar data ujian TDR. The test access channel TAP is a 5-pin pin (1-pin is the reset terminal) connector. Pemegang TAP adalah mesin keadaan 16-keadaan, which can generate clock signals and various control signals (ie, jana ujian, shift, tangkap, and update signals), supaya arahan atau data ujian dipindahkan ke dalam register yang sepadan, dan mengawal imbas sempadan Beberapa keadaan kerja ujian.

1.1 Test the clock input terminal TCK
The TCK signal allows the boundary scan portion of the integrated circuit IC to be synchronized with the clock within the system and operate independently.

1.2 Test mode selection input TMS
The test mode selects the TMS pin as the control signal, yang menentukan keadaan kerja pengawal TAP. TMS mesti ditetapkan sebelum pinggir naik TCK.

1.3 Test data input terminal TDI
On the rising edge of the test clock pulse TCK, data yang disisipkan secara berantai melalui TDI dipindahkan ke dalam register arahan atau register data ujian, and the TAP controller determines whether the shifted data is instruction or test data.

1.4 Test data output terminal TDO
At the falling edge of the test clock pulse TCK, data adalah output berantai dari register arahan atau register data ujian melalui TDO, dan pengendali TAP menentukan sama ada data berantai adalah arahan atau data ujian.

2. Papan PCB test system
2.1 Test system structure
Its hardware includes a general PC, a BST tester and a serial BST signal cable (a bus with 4 signals, makna nombor dalam angka adalah seperti ini: 1 adalah TDI, 2 ialah TCK, 3 adalah TMS, and 4 is TDO). Pengujian disambung ke PC melalui port selari piawai, dan disambung ke port akses ujian TAP pada PCB melalui kabel isyarat siri. Anggap ada tiga modul A, B, dan C pada papan sirkuit cetak, modul boleh dibina dari cip tunggal atau cip berbilang. Mereka dirancang mengikut IEEE1149.1 standard, yang, the BS register (the position where the dotted line passes in the module) is added to the I/O pin cip, dan ujian imbas sempadan boleh dilakukan. Jika sistem atau peralatan digital yang direka mempunyai berbilang Papan PCBs, ia boleh disambung dengan Papan PCBs melalui kabel isyarat siri. Pengguna boleh pilih cip secara fleksibel, modul atau seluruh PCB yang akan diuji melalui program.

2.2 Principle of test system
Testers can use PC software programming to automatically generate test patterns to detect circuit faults according to the netlist and device model of the Papan PCB. PC sepatutnya mempunyai dua papan dengan sekurang-kurangnya 32-bit I/O pins, supaya baca 32 bit/tulis pins boleh bentuk untuk memudahkan operasi baca dan tulis. Perisian ujian patut termasuk pemproses awal dan unit pelaksanaan. Preprosesor membaca graf ujian dan mendapatkan hubungan yang mungkin bagi graf ini, dan hasilnya adalah set fail, termasuk maklumat penyimpanan dan kawalan. Unit pelaksanaan memuatkan fail di atas dan kemudian melaksanakan ujian. Proses adalah untuk membaca maklumat tersimpan dahulu, letakkan data pada port input, baca data dari port output yang sesuai, dan membandingkannya dengan hasil yang dijangka. Jika kesalahan ditemui, ralat akan dijana, dan lokasi kesalahan akan ditanda, dan program diagnostik akan ditambah untuk memberikan lokasi spesifik kesalahan.

2.3 Test content
1) Test the connection of the I/O pins of the Papan PCB. Kerana saya/O pins of the Papan PCB provide access channels for the tester;
2) Test the integrity of the IC chip on the Papan PCB. Semasa proses pemasangan cip, cip IC mungkin telah rosak. The built-in self-test and internal test can be used to verify the quality of the chip;
3) Test the open circuit and short circuit faults of the IC chip interconnection on the Papan PCB, which can be verified by external tests:
4) Test the integrity of the bus on the Papan PCB, melalui mana ujian boleh mengesan sama ada ada ada kesalahan sirkuit terbuka pada I/O pins cip IC tersambung ke bas.
Dengan pembangunan terus menerus teknologi BST, Papan PCB ujian akan secara perlahan-lahan diperbaiki. Kerana penggunaan luas sirkuit terintegrasi boleh diprogram, fleksibiliti dan kemudahan Papan PCB ujian akan diperbaiki, dan biaya sistem ujian yang sepadan akan dikurangkan. Penjana boleh guna semua sirkuit integrasi logik boleh diprogramkan pada Papan PCB, dan logik cip hanya boleh diubahsuai dengan program perisian, untuk membuat papan sirkuit cetak umum, supaya Papan PCB boleh menyelesaikan fungsi yang berbeza. Dengan cara ini, teknologi ujian imbas sempadan akan membuat Papan PCB uji lebih selesa dan cepat, dan mengurangi biaya ujian.