PCB 기술 - PCB에서 FPGA 동기식 스위치 노이즈

오늘날 CMOS 기술은 FPGA 장치에 여러 I/O 인터페이스를 허용합니다.이와 동시에 최근 몇년간 저전력은 이미 고속I/O 인터페이스의 주류개념으로 되기 시작하였다.전력 소비량을 줄이는 가장 효과적인 방법은 전압을 낮추는 것이며, 전압을 낮추면 I/O 인터페이스에 허용되는 소음 여유가 줄어듭니다.따라서 FPGA 사용자는 칩, 패키징 및 PCB 환경에서 시스템 수준 동기식 스위치 노이즈(SSN)를 계량화할 필요가 있습니다.

이 글은 SSN을 체계적으로 소개하고 FPGA 출력 버퍼링으로 인한 SSN을 중점적으로 소개했다.이 노이즈는 일반적으로 입력 버퍼로 인해 발생하는 SSN과는 다른 동기식 스위치 출력 노이즈(SSO)라고 합니다.이 문서에서는 시스템 수준 SSO가 발생하는 이유를 설명하고 계층화된 시스템 수준 SSO 모델링 방법을 제시합니다.이와 함께 이 문서에서는 SSO 모델을 주파수 및 시간 측정과 연관시키는 방법을 설명하고 SSO를 줄이는 몇 가지 PCB 설계 방법을 제공합니다.

시스템 수준 SSO 형성 메커니즘

FPGA가 있는 PCB는 소스 회로가 포함된 칩 부분, 트래킹을 지원하는 임베디드 소스 없는 컴포넌트가 포함된 패키징 부분, FPGA와 외부 연결을 제공하는 회로 기판 부분으로 나눌 수 있는 복잡한 시스템이다.이런 종류의 시스템에서는 칩 내부의 소음 특성을 이해하기 어렵다.따라서 FPGA에 연결된 PCB 흔적선의 근단과 원단의 SSO를 계량화하는 것은 매우 가치가 있다.SSO를 유발하는 주요 요인은 배전망(PDN)의 임피던스와 스위치 I/O 간의 상호 감지 결합 두 가지입니다.

시스템의 관점에서 볼 때, PDN에는 CMOS 회로에 전원을 공급하는 웨이퍼 레벨, 패키징 레벨 및 보드 레벨 구성 요소가 포함됩니다.일정 수의 CMOS 출력 구동 회로가 동시에 연결되면 큰 전류가 순식간에 PDN의 감지 회로 부품으로 유입되어 I I 전압이 낮아진다.상호 연결 구조는 볼격자 패턴 패키지의 파워 용접 볼과 PCB의 파워 오버홀과 같은 기생 감지를 생성합니다.이러한 빠르게 변화하는 전류는 또한 전원 / 접지 평면 사이의 레이디얼 전자파를 발생시킵니다.전자파는 PCB의 평면 가장자리에서 반사되어 전원/접지 평면 사이에서 공명을 일으키며 전압 파동을 일으킨다.

SSO의 또 다른 중요한 이유는 상호 감지 결합, 특히 칩 패키지/PCB 에지 주변의 상호 감지 결합입니다.칩 BGA 패키지의 용접구와 PCB의 오버홀은 긴밀하게 결합된 다선 구조에 속한다.각 I/O 용접구와 해당 PCB 오버홀 및 가장 가까운 접지 용접구 및 접지 오버홀은 닫힌 루프를 형성합니다.여러 I/O 포트의 상태가 동시에 변경되면 순간적 I/O 전류가 이러한 신호 회로를 통과합니다.이 순간적 I/O 전류는 인접한 신호 회로에 침입하여 감지 전압 소음을 일으키는 시변 자기장을 생성합니다.

우수한 SSO 모델은 SSO의 기본적인 형성 메커니즘을 반영할 수 있어야 한다.PCB의 SSO를 예측하는 계층형 모델입니다.칩 측면에서 우리는 제한된 복잡성에서 전원 코드와 신호 라인에 정확한 전류 분포를 제공 할 수있는 출력 버퍼 모델이 필요합니다.패키지 수준에서 간단하게 모델링 도구를 사용하여 PDN 모델과 신호 결합 모델을 얻을 수 있지만 PDN과 신호 결합 모델 간의 상호 작용을 신중하게 고려해야합니다.이 두 모델은 칩 패키지의 볼록 블록 끝의 출력 버퍼 모델과 용접 볼 끝의 PCB 레벨 모델을 연결하는 교량 역할을 합니다.PCB의 PDN 모델은 일반적으로 전원/접지 평면과 그 위의 대용량/디커플링 커패시터를 포함하며, PCB의 신호 결합 모델은 타이트한 오버홀 패턴과 다른 신호 계층의 느슨한 결합 신호 흔적을 포함한다.이 두 PCB 레벨 모델의 상호 작용은 PCB 오버홀 패턴에서 나타납니다.바로 여기서부터 감지 인터럽트가 PDN 모델에 노이즈를 가져왔고, 델타-I 노이즈는 I/O 신호의 질을 떨어뜨렸다.이러한 계층형 모델링 방법은 시뮬레이션 정밀도를 합리적으로 유지하는 동시에 이러한 복잡한 시스템의 계산 효율을 향상시켰다.