PCB 블로그 - fpga로 PCB 보드 설계 요점

현장 프로그래밍 가능한 도어 어레이 (FPGA) 가 실제로 프로그래밍 가능한 슬라이스 시스템으로 발전함에 따라 이 칩으로 인쇄 회로 기판을 설계하는 작업은 더욱 복잡해졌다.수백만 문의 현재 회로 집적도와 6Gbps 이상의 트랜시버 데이터 속도 및 시스템 개발자의 기계적 및 전기판 레벨 설계 작업에 영향을 미치는 기타 고려 사항.칩, 칩 패키지, 회로 기판은 긴밀하게 연결된 시스템을 구성하며, 이 시스템에서 FPGA의 기능을 충분히 실현하려면 PCB 기판을 자세히 설계해야 한다.고속 FPGA를 사용하여 설계할 때는 보드 개발 이전과 개발 과정에서 몇 가지 설계 문제를 고려하는 것이 중요합니다.이러한 조치에는 PCB의 모든 장치에서 균일하게 필터링하고 충분한 전력을 할당하여 시스템 노이즈를 줄이는 것이 포함됩니다.적당히 신호선을 연결하여 반사를 최소화한다.상술한 판의 흔적선 사이의 교란 최소화;접지 반등 및 Vcc 감소의 영향 감소 (Vcc 오목이라고도 함)고속 신호선의 임피던스와 정확히 일치합니다.고성능 FPGA를 위해 IC 패키지를 설계하는 사람은 모든 사용자와 응용 프로그램의 신호 무결성과 다기능성 사이의 균형에 특히 주의해야 한다.예를 들어, Altera의 Stratix II GX 부품은 1508 핀으로 패키지되어 있으며 표준 I/O 734개와 저압 차동 신호(LVDS) 채널 71개를 갖춘 1.2V로 작동합니다.또한 최대 6.375Gbps의 데이터 전송 속도를 지원하는 고속 트랜시버 20개가 있습니다. 이를 통해 PCI Express 및 SerialLite II를 포함한 많은 고속 네트워크 및 통신 버스 표준을 지원할 수 있습니다.

PCB 보드 설계에서 사용자는 핀을 최적화하여 간섭을 줄일 수 있습니다.신호 핀은 포장 내의 루프 길이, 특히 중요한 고속 I/O의 경우 가능한 한 접지 핀에 가까워야 합니다.고속 시스템에서 직렬 교란의 주요 원천은 패키지 내 신호 경로 사이의 전감 결합이다.출력을 변환할 때 신호는 전원 / 접지 평면을 통과하는 반환 경로를 찾아야 합니다.회로의 전류 변화는 자기장을 생성하여 회로 근처의 다른 I/O 핀에서 노이즈를 발생시킵니다.출력이 동시에 변환될 때 이런 상황은 더욱 심해진다.동그라미가 작을수록 감촉이 작기 때문에 전원이나 접지 핀이 각 고속 신호 핀에 접근하는 패키지는 직렬 교란이 인근 I/O 핀에 미치는 영향을 최소화할 수 있다.보드의 비용을 절감하고 모든 신호 경로의 시스템 신호 무결성을 향상시키려면 보드 재료, 계층 수 (계층 구성) 및 레이아웃을 신중하게 설계하고 구성해야 합니다.FPGA에서 보드나 보드 주위로 수백 개의 신호를 보내는 것은 핀과 칩 레이아웃을 최적화하기 위해 EDA 도구를 사용해야 하는 어려운 작업입니다.때때로 약간 큰 FPGA 패키지는 판의 층수와 기타 판의 처리 제한을 줄이기 때문에 판의 비용을 줄일 수 있다.PCB 보드의 고속 신호 경로는 보드 레이어와 보드 커넥터 사이의 오버홀과 같은 중단에 매우 민감한 판적 선으로 표시됩니다.이러한 중단은 신호의 가장자리 속도를 떨어뜨려 반사를 일으킵니다.따라서 설계자는 오버홀 및 오버홀 단절선을 피해야 합니다.구멍 통과가 불가피한 경우 구멍 통과 지시선은 가능한 한 짧게 유지됩니다.차동 신호를 라우트할 때 차동 쌍의 각 경로에 동일한 구조의 오버홀을 사용합니다.이렇게 하면 구멍으로 인한 신호 중단이 동일 모드가 됩니다.가능하면 일반 오버홀에 블라인드 오버홀을 사용하거나 리버스 드릴을 사용합니다. 오버홀의 루트 손실로 인해 중단이 줄어듭니다.

클럭 신호의 신호 무결성을 향상시키려면 클럭 신호를 보드 구성 요소로 보내기 전에 가능한 한 단일 보드 레이어에 유지합니다.항상 평면을 참조 평면으로 사용합니다.접지 평면과 인접한 내부 레이어를 따라 빠른 에지 신호를 보내 임피던스를 제어하고 EMI를 낮춥니다.클럭 신호를 적절하게 종료하여 반사를 최소화합니다.점대점 시계를 사용하여 추적합니다.Stratix II GX 시리즈와 같은 일부 FPGA에는 다양한 I/O 표준을 지원하는 슬라이스 직렬 터미널 저항기가 있습니다.이 슬라이스의 저항기는 25옴 또는 50옴 단일 저항기로 설정할 수 있으며 LVTTL, LVCMOS 및 SSTL-18 또는 SSTL-2 단일 I/O 표준을 지원합니다.또한 100 옴 LVDS 및 HyperTransport 입력은 슬라이스의 차분 일치 저항기를 지원합니다.차분 트랜시버 I/O에는 100, 120 또는 150 옴으로 프로그래밍할 수 있는 슬라이스 저항기가 있으며 자동으로 교정되고 반사됩니다.외부 장치 대신 내부 저항기를 사용하는 것은 시스템에 몇 가지 이점이 있습니다.필름 단말기는 지시선 효과를 제거하고 전송선의 반사를 실현함으로써 신호의 완전성을 높인다.또한 슬라이스 상단 접합은 설계자가 더 적은 저항기, 더 적은 판자 선 및 더 적은 판자 공간을 사용할 수 있도록 필요한 외부 어셈블리 수를 최소화합니다.이를 통해 레이아웃을 단순화하고 설계 주기를 단축하며 시스템 비용을 절감할 수 있습니다.보드의 구성 요소가 적기 때문에 보드의 신뢰성도 향상되었습니다.회로 기판 설계에는 직렬 교란을 최소화하기 위해 마이크로밴드 및 밴드 케이블 경로설정에 대한 몇 가지 지침이 있습니다.이중 밴드 라인 레이아웃의 경우 경로설정은 두 레이어 내부 플레이트에서 이루어지며 양쪽에 전압 기준면이 있습니다.이제 인접한 레이어의 모든 컨덕터는 직교 경로설정 기술을 사용하여 두 신호 레이어 사이의 매체를 최대화합니다.재료 두께는 필요한 임피던스를 유지하면서 각 신호 레이어와 인접한 참조 평면 사이의 거리를 동일화합니다.마이크로밴드 또는 밴드형 선 배선 지침, 그 흔적선 간격은 적어도 판 배선층 사이의 개전층 두께의 3배;아날로그 도구를 사용하여 해당 동작을 미리 시뮬레이션합니다.주요 고속 네트워크의 경우 단일 토폴로지 대신 차등 토폴로지를 사용하여 공통 모드 노이즈의 영향을 최소화합니다.설계 제한 범위 내에서 차등 신호 경로의 양극과 음극 핀을 일치시키려고 시도합니다.단일 신호의 결합 효과를 줄이기 위해 적당한 간격 (흔적선 너비의 3배 이상) 을 두거나 서로 다른 판층에 배선 (인접층 배선 상호 직교) 을 두십시오.또한 시뮬레이션 도구를 사용하면 간격 요구 사항을 충족할 수 있습니다.신호 터미널 사이의 평행 길이를 최소화합니다.

동시에 변환 노이즈, 클럭 및 I/O 데이터 속도는 출력 변환 횟수가 감소하고 신호 경로 방전 및 충전 중 순간적 전류가 증가함에 따라 증가합니다.이러한 전류는 판급 접지 반등, 즉 접지 전압/Vcc의 순간적인 상승/하강을 초래할 수 있다.이상적이지 않은 전원에서 나오는 큰 순간적 전류는 Vcc의 순간적 하강 (Vcc 하강 또는 하강) 을 초래할 수 있습니다.다음은 변환 노이즈의 영향을 줄이는 데 도움이 되는 몇 가지 좋은 보드 설계 규칙입니다.사용되지 않는 I/O 핀을 출력으로 구성하고 아래로 눌러 접지 반발을 줄입니다.동시 변환 출력 핀의 수를 최소화하고 FPGA I/O 섹션에 균일하게 분포합니다.높은 에지 속도가 필요하지 않으면 FPGA 출력에서 낮은 변환 속도를 사용합니다.Vcc를 다층판의 접지평면 사이에 놓아 고속 흔적선이 각 층에 미치는 영향을 제거한다.모든 판층을 Vcc 및 접지에만 전용하여 이 평면들이 저항과 감응을 가지도록 하고, 낮은 용량과 소음을 가진 낮은 감응원을 제공하며, 이 평면과 인접한 신호층에서 논리적 신호를 반환한다.전면, 균형 fpga pcb 디자인

FPGA의 고속 트랜시버 기능은 효율적인 프로그래밍 가능한 칩의 시스템 구성 요소로 만들었지만, 회로 기판 설계자들에게도 독특한 도전을 주었다.하나의 관건적인 문제, 특히 배치와 관련된 문제는 주파수와 관련된 전송손실로서 주로 피부변화효과와 개전손실로 인해 발생한다.고주파 신호가 PCB 판적선과 같은 도체 표면에서 전송될 때 도선의 자감으로 인해 피부로 가는 효과가 발생한다.이런 효과는 도선의 유효한 전도면적을 감소시키고 신호의 고주파분량을 감소시켰다.개전 손실은 층 사이의 개전 재료의 용량 효과로 인한 것이다.피부로 가는 효과는 주파수의 제곱근과 정비례하고, 개전 손실은 주파수와 정비례한다;따라서 매체 손실은 고주파 신호 감소의 주요 손실 메커니즘이다.데이터 속도가 높을수록 피부 효과와 개전 손실이 심각해진다.링크에서 신호 레벨의 감소는 1Gbps 시스템에서는 허용되지만 6Gbps 시스템에서는 허용되지 않습니다.

그러나 오늘날의 트랜시버는 송신기의 사전 가중과 수신기의 균형 기능을 갖추고 있어 고주파 채널의 왜곡을 보상한다.또한 신호 무결성을 강화하고 추적 길이 구속을 단순화합니다.이러한 신호 조절 기술은 표준 FR-4 재료의 수명을 연장하고 더 높은 데이터 속도를 지원합니다.FR-4 소재의 신호 감쇠로 인해 6.375Gbps에서 작동할 때 허용되는 흔적선 길이는 몇 인치로 제한된다. 사전 가중과 균형은 이를 40인치 이상으로 확장할 수 있다.프로그래밍 가능한 사전 가중 및 균형은 Stratix II GX 장치와 같은 일부 고성능 FPGA에 통합되어 FR-4 재료의 사용을 허용하고 흔적선 길이와 같은 레이아웃 제한을 완화하여 보드 비용을 절감합니다.사전 가중 기능은 신호의 고주파 분량을 효과적으로 향상시킬 수 있다.Stratix II GX의 4 헤드 사전 가중 회로는 한 비트에서 다른 비트로의 공간 확장으로 신호 컴포넌트 산란을 감소시킵니다.사전 가중 회로는 500% 의 사전 가중을 제공하며, 각 헤드는 데이터 속도, 이력 길이 및 링크 특성에 따라 16 단계로 최적화 될 수 있습니다.이 장치는 입력 이득 레벨 외에도 보드 설계자가 16 개의 이퀄라이저 레벨 중 하나를 사용하여 17dB의 균형 레벨을 가진 보드 손실을 극복할 수 있도록 합니다.균형과 사전 가중은 콘서트 환경에서 사용하거나 특정 링크를 개별적으로 최적화할 수 있습니다.설계자는 시스템 런타임 또는 후면 패널 또는 다른 섀시를 삽입한 후의 보드 구성 중에 Stratix II GX FPGA의 사전 가중치 및 균형 수준을 변경할 수 있습니다.이를 통해 시스템 설계자는 사전 가중치 및 균형 수준을 자동으로 예약된 값으로 설정할 수 있는 유연성을 제공합니다.또는 이러한 값은 섀시나 후면 패널에 삽입된 슬롯에 따라 동적으로 결정됩니다.EMI 문제와 디버깅 인쇄회로기판으로 인한 EMI는 시간의 변화 및 회로의 직렬 전감과 정비례한다.효율적인 회로 기판 설계는 EMI를 최소화할 수 있지만 완전히 제거할 필요는 없습니다.침입자 또는 열 신호를 제거하고 지면을 정확하게 참조하여 신호를 보내는 것도 EMI를 줄이는 데 도움이 되며, 오늘날 시장에서 흔히 볼 수 있는 표면 장착 구성 요소를 사용하는 것도 EMI를 줄이는 방법입니다.복잡한 고속 PCB 보드 설계를 디버깅하고 테스트하는 것은 점점 더 어려워지고 있습니다. 테스트 프로브와 스파이크 베드 테스터와 같은 일부 전통적인 보드 디버깅 방법이 이러한 설계에 적합하지 않을 수 있기 때문입니다.이 새로운 고속 설계는 FPGA가 가질 수 있는 시스템 내 프로그래밍과 내장 자체 검사 기능을 갖춘 JTAG 테스트 도구를 활용할 수 있다.설계자는 동일한 지침을 사용하여 JTAG 테스트 클럭 입력(TCK) 신호를 시스템 클럭으로 설정해야 합니다.또한 한 장치의 테스트 데이터 출력과 다른 장치의 테스트 데이터 입력 사이의 JTAG 스캔 체인 추적 길이를 최소화하는 것이 중요합니다.

임베디드 고속 FPGA를 사용하여 성공적으로 설계하려면 광범위한 고속 보드 설계 관행과 핀, 보드 재료 및 스택, 보드 레이아웃 및 엔드 연결 모드와 같은 FPGA 기능에 대한 견고한 이해가 필요합니다.내장형 트랜시버를 올바르게 사용하는 사전 가중치와 균형도 중요하다.이상의 몇 가지를 결합하여 안정적이고 제조성이 있는 신뢰할 수 있는 설계를 실현하였다.이러한 모든 요소를 신중하게 고려하고 적절한 시뮬레이션과 분석을 더하면 PCB 보드 프로토타입에 의외의 사고가 발생할 가능성을 줄일 수 있으며 보드 개발 프로젝트의 압력을 줄이는 데 도움이 될 수 있습니다.