Technologie PCB - Focus sur l'intégrité du signal dans les conceptions complexes

Résumé: dans la conception soc, le couplage entre les signaux entraîne des problèmes d'intégrité du signal. Ignorer les problèmes d'intégrité du signal peut entraîner une diaphonie entre les signaux, et la fiabilité, la fabricabilité et les performances du système seront également réduites. Cet article décrit les moyens de résoudre les problèmes d'intégrité du signal dans la conception de puces ASIC.

Pour la conception des ASIC (circuits intégrés dédiés), les performances des cellules standard sont gaspillées en raison de l'application des cellules standard, des cycles de développement plus courts et des zones de protection moins étendues entre les cellules. Par conséquent, la clé de la conception de puces ASIC haut de gamme est de s'assurer que les puces haute performance sont livrées dans un court délai de développement.

Avec le développement de la technologie des procédés, la possibilité de provoquer une diaphonie du signal augmente. Le nombre de couches de câblage métallique continue d'augmenter: de 4 ou 5 couches dans un processus de 0,35 micron à plus de 7 couches dans un processus de 0,13 micron. Au fur et à mesure que le nombre de couches de câblage augmente, la capacité du canal adjacent augmentera également. De plus, l'augmentation rapide du nombre de portes de circuit dans les conceptions complexes actuelles nécessite des connexions d'interconnexion plus longues et plus nombreuses. La résistance augmente sur les fils longs, tandis que les fils métalliques de plus en plus fins augmentent également en raison de la réduction de la Section des fils d'interconnexion. Ce problème ne peut pas être résolu même avec les procédés d'interconnexion de fil de cuivre existants, mais il ne fait que retarder la résolution du problème de résistance.

De toute évidence, l'influence entre ces lignes de signal adjacentes domine les décisions de conception et nécessite un modèle différent et plus précis que par le passé. L'effet d'un signal sur l'autre est lié à la phase relative entre les signaux. Pour un signal de même phase, un réseau de victimes avec un petit récepteur et un émetteur connecté à une ligne de signal de 0,5 mm de long sera accéléré de 30%. Pour une ligne de signal de 1 mm de long, le réseau de victimes sera accéléré de 40%. Pour les signaux en opposition de phase, un réseau de victimes avec un petit récepteur et un émetteur connecté à une ligne de signal de 0,5 mm de long ralentira de 70%. Lorsque la longueur de la ligne de signal est de 1 mm, le signal sera ralenti de plus de 100%.

Une façon de résoudre le problème de diaphonie du signal est d'augmenter l'espacement entre les lignes de signal métalliques. En doublant l'espacement des lignes de signal, il est possible de réduire la diaphonie du signal de 70% à 20% sur une ligne de signal de 0,5 mm. Les interférences sur les lignes de signal longues (lignes de signal de 1 mm) seront également réduites de 100% à 40%. Cependant, la diaphonie entre les signaux existe toujours, et les moyens de réduire la diaphonie entre les signaux en doublant l'espacement des lignes métalliques augmentent la surface de la puce et augmentent la difficulté de câblage.

Prendre des mesures de blindage

Une autre façon de résoudre les problèmes ci - dessus est de prendre des mesures de blindage. Ajoutez une ligne d'alimentation ou une ligne de masse des deux côtés de la ligne de signal et la diaphonie du signal sera considérablement réduite. L'ajout de mesures de blindage au système nécessite également une bonne dérivation pour tous les composants, tout en veillant à ce que l'alimentation et la mise à la terre soient aussi « propres» que possible. En fait, cette solution est pire du point de vue de la surface que la méthode de doubler l'espacement des fils métalliques. En effet, dans ce cas, l'espacement des lignes de signal est 4 fois supérieur à l'espacement minimal des lignes, de sorte que cette mise à la terre augmente la complexité du câblage d'un ordre de grandeur.

Cependant, la méthode de masquage peut être mieux adaptée à certaines lignes de signal. Par example, les lignes d'horloge ont des vitesses très élevées et les plus gros drivers et Buffers sont connectés à de telles lignes de signal. La technologie de boucle à verrouillage de phase peut compenser les retards de signal supplémentaires sur les pilotes et les tampons. Une disposition appropriée assure la formation d'un environnement isolé autour du signal d'horloge, minimisant ainsi l'interférence du signal d'horloge avec le signal de données.

Dans cette approche, les ingénieurs de conception utilisent des outils d'extraction et d'analyse pour détecter les zones sujettes aux problèmes d'intégrité du signal, puis sélectionnent certaines d'entre elles et résolvent les problèmes dans cette zone. Si les lignes de signal problématiques sont isolées les unes des autres, le recâblage peut résoudre le problème. Le moyen le plus simple est de modifier la taille du disque et d'ajouter un tampon au réseau de la victime.

Le processus de synthèse logique sélectionne toujours le lecteur approprié en fonction d'une estimation approximative de la charge en ligne. En général, la Synthèse logique choisit toujours des disques plus forts pour obtenir une surcompensation de la charge attendue. Cependant, la charge est pratiquement inconnue jusqu'à ce que la conception physique soit terminée et la charge réelle peut varier de - 70% à + 200% par rapport à la situation de charge prévue. Le pire scénario pourrait être un conducteur à court terme surchargé suivi d'un conducteur à long terme moins chargé. Une solution au problème du pilote est d'utiliser un tampon pour diviser les longues lignes. Cela permet de réduire la longueur de la ligne et la capacité de couplage, et aussi de réduire la charge sur l'entrée du buffer au niveau d'une seule charge. Cette technologie garantit que des modifications mineures sont apportées au placement des tampons et au câblage pour assurer la mise en œuvre de la planification et de l'optimisation sous - jacentes. L'ajout d'une étape d'analyse temporelle statique au processus de conception peut traiter les problèmes de bruit et de latence. L'objectif est d'intégrer les étapes pour résoudre la diaphonie et le timing dans un seul processus. Tout d'abord, ces outils extraient les paramètres parasites après le placement et le câblage. Deuxièmement, à partir du modèle de charge extrait, le retard du signal est calculé sans tenir compte des effets de diaphonie. Les retards de ces extractions sont ensuite marqués dans la conception et un outil d'analyse de synchronisation statique est utilisé pour déterminer la synchronisation incorrecte. Après avoir obtenu la première approximation de la fenêtre de temporisation, l'Ingénieur de conception ajoute le retard dû à la diaphonie et vérifie si la temporisation dépasse la fenêtre de temporisation spécifiée. Un processus de conception complet nécessite trois analyses temporelles statiques.

Fiabilité et fabricabilité

La tendance dans l'industrie d'aujourd'hui est que le nombre de portes à puce ne cesse d'augmenter et que la taille des caractéristiques diminue, les performances des puces s'améliorent également. Le théorème de Moore indique que la vitesse d'horloge et le nombre de portes de circuit doublent tous les 18 mois. Afin de maintenir des limites de travail sûres dans la conception, le perfectionnement continu de la technologie de processus exige que la tension d'alimentation soit réduite en conséquence. Dans le même temps, la consommation d'énergie sur chaque porte de circuit diminue également. Une diminution de la tension d'alimentation et une diminution de la consommation électrique sur chaque grille ne suivent toujours pas une augmentation du nombre de grilles et une augmentation de la fréquence d'horloge.

Par exemple, dans une technologie de process de nouvelle génération, la consommation électrique prévue d'un processeur haute performance est de 300 W pour une tension d'alimentation de 1,8 v. La taille moyenne des puces ASIC atteindra 34 millions de portes et la fréquence d'horloge dépassera 450 MHz. Le courant d'alimentation de la prochaine génération de puces ASIC sera beaucoup plus élevé que celui des puces existantes. Par rapport à la même conception ASIC dans le processus 0.35um, la consommation d'énergie de la puce ASIC 0.18um sera plus de 6 fois et l'intensité du courant sera plus de 10 fois.

L'augmentation de la consommation d'énergie et du courant entraînera une migration des électrons. En raison de la circulation du courant, il y aura une migration de métal sur les réseaux unidirectionnels de forte puissance, en particulier lorsque le courant circule à travers les courbes des lignes de signal ou dans de petits espaces. Le phénomène d'auto - échauffement à haute résistance de la ligne de signal parcourue par un courant bidirectionnel peut également entraîner des problèmes de migration.

La réduction des dimensions caractéristiques de la puce nécessite également une réduction correspondante des dimensions des zones d'oxyde de grille. Une zone de potentiel élevé dans le circuit de commutation peut piéger les électrons dans la zone d'oxyde de grille. La destruction de la zone oxydée et la variation du seuil de grille correspondent sont des processus cumulatifs qui sont liés à la fréquence de commutation et qui dépendent du taux de conversion du signal.

Si la fréquence de commutation reste inférieure à la limite de sécurité, la durée de vie normale de l'appareil peut être prédite. Cependant, le défi consiste à développer une nouvelle méthode pour contrôler les effets thermoélectroniques correspondant à des fréquences ou des taux de conversion supérieurs aux limites de sécurité. L'utilisateur doit décrire adéquatement ces effets. Tout d'abord, ils doivent simuler les conditions transitoires d'un circuit de cellule standard interne. Ils ont ensuite dû comparer les résultats de la simulation à la limite de densité de courant avec les résultats des tests sur la structure réelle de la tranche de silicium. Enfin, ils doivent créer un modèle d'équipement qui reflète avec précision l'équipement réel et la technologie de processus.

L'analyse du circuit suit de nombreuses méthodes différentes et toutes nécessitent le calcul de la fréquence de commutation réelle. Une façon de résoudre ce problème est de simuler la réponse précise de tous les circuits sur la base de modèles caractéristiques. Une autre approche consiste à développer un modèle probabiliste pour se rapprocher du comportement réel dans une structure en silicium.

Pour résoudre les problèmes liés à la migration des métaux et à l'injection d'électrons thermiques, une première approche consiste à insérer des tampons sur de longs fils, qui ont généralement un courant plus élevé et une vitesse de commutation du signal plus rapide. Il est important de souligner que cette méthode peut réduire la capacité de charge sur la ligne de signal et réduire le taux de conversion du signal si la vitesse tampon est juste inférieure à celle du pilote. Une autre solution possible consiste à remplacer les unités de commande et de réception.

Effets d'antenne et bruit

Le processus de gravure plasma sur la couche métallique force les charges à s'accumuler sur la grille du ci. Le rapport entre une surface de grille de plus en plus petite et une longueur de ligne de signal d'interconnexion croissante entraînera une tension partielle Capacitive qui endommagera davantage le dispositif, ce qui est un processus cumulatif. Le moyen fondamental de minimiser cet effet d'antenne est de limiter le rapport de l'aire à la circonférence de la zone métallique et de limiter le rapport de l'aire à la circonférence de la zone de grille. L'adoption de telles règles peut réduire le processus d'accumulation et de transfert de charge.

Une autre stratégie alternative consiste à utiliser un outil de câblage qui repose sur des règles de câblage de compensation d'antenne. De cette façon, le courant d'antenne peut être évité ou minimisé, mais le coût d'une telle approche est une plus grande surface de puce. Une autre méthode possible consiste à connecter l'antenne longue à la zone de diffusion et à utiliser une résistance de diffusion pour transférer les charges vers d'autres zones telles que le substrat. Enfin, l'insertion d'un tampon permet également de réduire la longueur de la ligne et d'insérer une résistance de diffusion (canal de Transistor de sortie de type P ou n) comme chemin résistif vers l'alimentation ou la masse.

L'augmentation de la consommation d'énergie et du courant d'alimentation peut également poser d'autres problèmes. Un courant important peut provoquer une chute de tension sur la ligne d'alimentation. Ainsi, lorsqu'un courant circule à travers le réseau d'alimentation à résistance non nulle, une chute de tension IR est générée, réduisant ainsi la tension arrivant sur la grille. Les moyens de réduire la résistance du réseau d'alimentation sont limités par la surface de la puce et la congestion du câblage. L'extraction et l'analyse de la phase de validation physique nécessitent des processus complexes de simulation et d'analyse sur puce, y compris des processus transitoires, la simulation et l'analyse des effets inductifs et capacitifs.

Cependant, une fois le placement et le câblage terminés, il y a peu ou pas de chances de résoudre les problèmes mentionnés ci - dessus, donc la situation sera encore pire. La meilleure façon de résoudre les problèmes de consommation d'énergie est d'étudier attentivement la planification de la conception et les stratégies de mise en œuvre dès les premiers stades de la conception, même au stade de la conception RTL. L'analyse de puissance de haute précision de RTL doit être liée à la mise en œuvre logique et physique pour garantir la qualité de la conception finale.

Outils de conception de nouvelle génération

Pour résoudre les problèmes ci - dessus, l'ensemble du processus de conception doit être mis à niveau pour devenir un ensemble d'outils pouvant prendre en compte une variété d'effets et d'évaluations de conception différents. Les outils doivent avoir la capacité de transmettre des données intelligentes. Par exemple, la norme émergente Advanced Library format (Alf), qui prend en charge les modèles mathématiques, peut transmettre plusieurs propriétés sans modifier les calculs originaux et les formats de données. Pour les nouvelles conceptions très complexes et exigeantes, il est nécessaire de planifier une solution au problème à un stade précoce du processus de conception, car la correction à ce stade est la plus efficace. Les liens entre la conception, la vérification, le placement et le câblage, ainsi que la vérification physique finale, nécessitent tous un échange de données cohérent sans modifier les données ni effectuer de calculs supplémentaires.

Avec Alf, les utilisateurs peuvent générer des vecteurs de test pour vérifier la consommation d'énergie et la migration électronique, tout en testant les fonctionnalités de la puce. Le vecteur de test peut assurer la précision nécessaire en utilisant une référence probabiliste des données extraites de la puce. L'ensemble du processus de conception peut être soigneusement examiné en utilisant cette méthode. Au cours du processus de conception précoce au niveau du registre de la conception, les ingénieurs peuvent minimiser la diaphonie du signal avec une planification minutieuse, une planification sous - jacente et une analyse de puissance. Le pilote d'horloge asynchrone développé pour certaines parties de la conception réduira les surtensions de puissance de commutation simultanées sur l'ensemble de la puce tout en réduisant le bruit et les chutes IR sur le réseau d'alimentation.

Malheureusement, les outils logiciels commerciaux existants ont une valeur d'application très limitée dans la conception de produits de prochaine génération.

Bien que la plupart des fabricants d'ASIC aient leurs propres équipes de développement d'outils internes, le travail principal de ces départements de développement est d'intégrer certains outils individuels dans un processus complet et de concevoir des environnements d'exploitation automatisés pour ces outils afin qu'ils puissent fonctionner sur la base de scripts automatisés. Étant donné que les outils logiciels commerciaux existants ne résolvent pas les problèmes rencontrés par la conception, nous verrons dans un proche avenir que le nombre d'outils de conception développés en interne par les fabricants d'ASIC continuera d'augmenter.

Cependant, le problème avec les outils développés par les fournisseurs d'ASIC est que ces outils nécessitent plus de soutien et de formation que les outils logiciels commerciaux, car les développeurs d'outils chez les fournisseurs d'ASIC ne sont pas responsables de rendre les outils faciles à utiliser et à entretenir. Ils essaient simplement de fournir des solutions rapides à certains des problèmes critiques auxquels sont confrontés les utilisateurs internes, c'est - à - dire les équipes d'ingénieurs de conception.