Substrat De Boîtier IC - Quel est le processus spécifique pour la conception de puces IC

Processus de conception de puce IC

La conception de la puce IC est divisée en conception frontale et conception back - end, la conception frontale (également appelée conception logique) et la conception back - end (également appelée conception physique) n'ont pas de limites uniformes et strictes, le processus lié à la conception est la conception back - end.

IC Chip Design design avant

1. Formulation des spécifications

Comme les listes de fonctionnalités, les spécifications des puces sont des exigences que les clients demandent à une société de conception de puces, appelée Fabless, qui comprend des exigences spécifiques en matière de fonctionnalités et de performances auxquelles les puces doivent répondre.

2. Conception détaillée

Fabless propose des solutions de conception et d'implémentation d'architectures selon les spécifications du client et divise les fonctions des modules.

3. Codage HDL

La mise en oeuvre est réalisée en utilisant des langages de description matérielle (VHDL, Verilog HDL, généralement utilisés dans ces derniers) pour décrire le Code, c'est - à - dire que les fonctions réelles du circuit matériel sont toutes décrites en langage HDL, formant un code RTL (Register Transfer Level).

4. Vérification par simulation

La vérification par simulation sert à vérifier l'exactitude de la conception du codage et les critères de vérification sont les spécifications établies dans la première étape. Voir si la conception répond exactement à toutes les exigences de la spécification. Les spécifications sont l'étalon - or pour une conception correcte et tout ce qui ne correspond pas aux spécifications doit être redessiné et codé. La validation de la conception et de la simulation est un processus itératif jusqu'à ce que les résultats de la validation montrent une conformité totale aux spécifications. VCS pour synopsys et NC verilog pour cadence.

5. Synthèse logique – conception du compilateur

Passé la validation de la simulation et fait une synthèse logique. Le résultat de la Synthèse logique est la conversion du Code HDL en netlist. La composition nécessite de définir des contraintes, qui sont des critères que vous souhaitez que le circuit intégré réponde en termes de surface, de synchronisation, etc. la composition logique doit être basée sur une bibliothèque de composition spécifique. Dans les différentes bibliothèques, les paramètres de surface et de synchronisation des cellules standards élémentaires du circuit de grille sont différents. Par conséquent, le choix des bibliothèques intégrées n'est pas le même, et les circuits intégrés diffèrent dans le temps, la zone. En général, une fois la synthèse terminée, la vérification de la simulation doit être effectuée à nouveau (Ceci est également appelé post - simulation et la précédente pré - simulation). Compilateur de conception pour l'outil de synthèse logique synopsys.

6. Sta

Problèmes d'analyse temporelle statique.

Les outils STA ont synopsys prime time.

7. Vérification de la forme

Il s'agit également d'une catégorie de validation qui valide fonctionnellement les tables Web synthétisées (STA est temporisé). La méthode couramment utilisée est la vérification de l'équivalence. En prenant comme référence la conception HDL après validation fonctionnelle, les fonctionnalités de la table web complète sont comparées pour déterminer si elles sont fonctionnellement équivalentes. Ceci est fait pour s'assurer que le fonctionnement du circuit initialement décrit en HDL n'a pas changé au cours de la Synthèse logique.

Form Form est un outil de synopsys.

Le processus de conception frontale est écrit ici pour le moment. En termes de conception, le résultat de la conception de l'extrémité avant est d'obtenir un circuit de porte pour une puce de circuit intégré.

Conception de puce IC Design back - end

1. DFT

Conception du test. Les puces ont généralement un circuit de test intégré et la DFT est conçue pour les tests futurs. Une méthode courante de DFT consiste à insérer une chaîne de balayage dans la conception qui convertit les unités non scannées, telles que les registres, en unités scannées. Certains livres ont des informations détaillées sur la DFT, il est donc facile de comprendre en comparant les images.

DFT compilateur pour Synopsys

2. Plan d'étage

La planification de la mise en page est le module de macrocellule qui place la puce et détermine la disposition de divers circuits fonctionnels tels que le module IP, la RAM, les broches d'E / s, etc. la planification de la mise en page peut avoir un impact direct sur la surface finale de la puce.

L'outil est Astro de Synopsys

3. CTS

La synthèse de l'arbre d'horloge, en termes simples, est le câblage de l'horloge. Grâce à la fonction de commande globale du signal d'horloge dans la puce numérique, sa distribution doit être appelée à chaque cellule de registre, de sorte que l'horloge passe d'une même source d'horloge à chaque registre avec une différence minimale de retard d'horloge. C'est pourquoi les signaux d'horloge doivent être câblés séparément.

Outils CTS, compilateur physique Synopsys

4 lieux et itinéraires

Le câblage ici est un câblage de signal normal, y compris le câblage entre les différentes unités standard (portes logiques de base). Par exemple, nous entendons généralement parler d'un processus de 0,13 µm, ou d'un processus de 90 nm, qui est en fait la largeur minimale du câblage métallique, ce qui, d'un point de vue microscopique, est la longueur de canal d'un tube MOS.

Outils Astro Synopsys

5. Extraction de paramètres parasites

Du fait de la résistance des fils eux - mêmes, de l'inductance mutuelle entre fils voisins, de la capacité de couplage à l'intérieur de la puce, il se produit un bruit de signal, une diaphonie et une réflexion. Ces effets peuvent entraîner des problèmes d'intégrité du signal, entraînant des fluctuations et des variations de la tension du signal et, si elles sont graves, des erreurs de distorsion du signal. Il est très important d'analyser le problème d'intégrité du signal en extrayant les paramètres parasites et en vérifiant à nouveau.

Outils synopsys Star rcxt

6. Vérifier la disposition physique

Vérification fonctionnelle et temporelle de la disposition physique du câblage terminé, vérification de nombreux éléments tels que la vérification LVS (Layout vs Schematic Schematic), en bref, la vérification comparative de la disposition et la Synthèse logique des schémas de circuits au niveau de la porte; DRC (Design Rule Checking): contrôle des règles de conception pour vérifier l'espacement et la largeur des lignes conformément aux exigences du processus, ERC (Electrical Rule Checking): contrôle des règles électriques pour détecter les violations des règles électriques telles que les courts - circuits et les coupures; Attendez un peu!

Outils synopsys Hercules

Avec l'amélioration continue des processus de fabrication, les processus back - end réels comprennent également l'analyse de la consommation d'énergie du circuit et les problèmes de DFM (manufacturability Design), qui ne sont plus mentionnés ici.

La validation de l'agencement physique est l'achèvement de toute la phase de conception de la puce, ci - dessous la fabrication de la puce. L'agencement physique est fourni sous la forme d'un fichier GDS II à Foundry ou Foundry, qui fabrique le circuit réel sur une puce de silicium, l'encapsule et le teste, puis Vous obtenez la puce réelle que vous voyez.

Documentation du processus de conception des puces

Dans les maillons de conception importants de la conception de la puce, tels que l'analyse chronologique complète, les diagrammes de mise en page, etc., tous nécessitent des fichiers de bibliothèque de processus. Cependant, les gens manquent souvent de compréhension de la documentation des processus, ce qui rend difficile l'auto - apprentissage de la conception de puces. Par exemple, l'apprentissage de la conception de mise en page est simplement un projet sur papier sans fichier de galerie de processus. Cet article présente principalement les connaissances pertinentes de la Bibliothèque de processus.

Les documents de processus sont fournis par les fabricants de puces, il est donc nécessaire d'avoir une compréhension générale des fabricants de puces nationaux et étrangers. Au niveau international, il existe de grands fabricants de semi - conducteurs tels que TSMC, Intel et Samsung. En Chine, il y a principalement des sociétés telles que sinuce international, Huarun Shanghai, Shenzhen Fang et d'autres. Ces entreprises fournissent la documentation pertinente de la Bibliothèque de processus, mais seulement si elle est obtenue en collaboration avec ces entreprises, qui sont des documents confidentiels.

Le fichier complet de la Bibliothèque de processus se compose principalement des sections suivantes:

La Bibliothèque de processus de simulation prend en charge principalement les logiciels spectre et Hspice, avec le suffixe SCS - - spectre, LIB - - Hspice.

2, la version analogique du fichier de bibliothèque de carte, principalement pour le logiciel de dessin de carte de rythme, suffixe TF, drf.

3. Bibliothèque complète numérique, qui comprend principalement la Bibliothèque de séquences chronologiques, les composants de base de la table Web, etc., les fichiers de bibliothèque nécessaires à l'analyse séquentielle complète pertinente. Il est principalement utilisé pour la synthèse de logiciels DC et l'analyse temporelle de logiciels Pt.

4. Digital Map Library, principalement pour la mise en page automatique et le câblage du logiciel cadence Encounter, bien sûr, la mise en page automatique et les outils de routage utiliseront également la Bibliothèque de temps, les fichiers de contraintes intégrés, etc.

5, bibliothèque de contrôle de carte, principalement DRC, contrôle de LVS. Certains soutiennent calibre, d'autres soutiennent Dracula, Diva et d'autres outils de détection de carte. Chaque fichier de bibliothèque a un document de description PDF correspondant.

La conception inverse utilisera les fichiers de bibliothèque de procédures 1, 2, 5, 3 et 4, mais pas. La conception avant (conception avant qui commence par le Code) nécessite tous les fichiers. La documentation de procédure régulière occupe une place très importante dans la conception de la puce, la conception clé de chaque lien est utilisée, ainsi que sa confidentialité, il est donc difficile de trouver la documentation complète du programme sur le Web pour l'apprentissage personnel, eetop rythmique pour l'apprentissage personnel Open Program library file peut faciliter l'apprentissage de tout le monde, mais il semble également incomplet.

Synthèse de conception de puce

Qu’est - ce que la synthèse? La composition est le processus de conversion / mappage du Code verilog de niveau RTL vers un circuit représenté par une unité de niveau porte de base à l'aide d'un outil de compilation de conception. Les unités de porte de base sont des portes non - et, ou des portes non - et, des registres, etc., mais ces unités de porte ont été transformées en une bibliothèque standard d'unités que nous pouvons appeler directement avec le logiciel sans avoir à appeler les unités de porte pour construire le circuit nous - mêmes. En termes simples, la conception d'un logiciel compilateur fait le travail de traduire le Code en circuits réels, mais il ne s'agit pas seulement de traduire, mais d'optimiser les circuits et les contraintes temporelles afin qu'ils répondent aux exigences de performance que nous avons définies. Comme mentionné précédemment, le logiciel est piloté par des contraintes, alors d'où viennent les contraintes? La réponse est, les spécifications de conception. Chaque projet de conception de puce aura une spécification de projet qui a été développée au début de la conception de la puce, dans les étapes du plan directeur (voir ci - dessus). Les contraintes spécifiques doivent être soigneusement prises en compte lors de l'intégration. Processus général de synthèse:

1. Processus de pré - synthèse;

2. Imposer un processus de contraintes de conception;

3. Concevoir un processus intégré;

4. Processus de post - synthèse.

PS, la condition préalable à l'utilisation du logiciel "Design Compiler" est d'apprendre à utiliser des scripts TCL DC.

Processus de pré - synthèse. Cette section comprend principalement la préparation des fichiers de bibliothèque pour l'utilisation des procédures intégrées (y compris les bibliothèques de procédures, les bibliothèques de liens, les bibliothèques de symboles et les bibliothèques intégrées), la conception des fichiers d'entrée et la configuration des paramètres d'environnement.

Imposer des contraintes de conception au processus. Cette partie concerne principalement l'écriture de fichiers de contraintes à l'aide de scripts DC TCL. Les contraintes spécifiques peuvent être classées en trois catégories:

A. contrainte de zone, définissant l'horloge, contraignant le chemin d'entrée / sortie;

B. (attributs d'environnement), contraindre le pilote d'entrée, contraindre la charge de sortie, définir les conditions de travail (meilleures, typiques, pires scénarios), définir le modèle de charge de ligne;

C. (contraintes d'horloge avancées), gigue d'horloge, décalage, retard de source d'horloge, multi - Horloge synchrone, horloge asynchrone, chemin Multi - période, contraintes détaillées pour ces catégories.

Les limites s'arrêtent là. Le fichier détaillé des contraintes de script TCL contient presque toutes les contraintes ci - dessus. Il y a une contrainte derrière le modèle.

Concevoir des processus intégrés. Les détails du processus de synthèse, tels que la planification de la conception des modules de circuit (pour une meilleure contrainte), le processus de conception de l'optimisation intégrée du compilateur (trois phases d'optimisation au niveau de la structure, au niveau logique, au niveau de la porte), le processus spécifique d'analyse temporelle, etc., sont principalement présentés.

Processus post - synthèse. Comment voyez - vous les résultats de la synthèse? Comment résoudre les violations de temps? C'est tout le processus de post - synthèse. Après la synthèse, grâce à l'analyse du rapport de synthèse, nous pouvons savoir quel est le résultat de la synthèse du circuit, en fonction des exigences non satisfaites, re - contraindre ou même redessiner le circuit. Surtout à ce stade est une prédiction complète, parce que lors de l'écriture d'un script avec des contraintes complètes, il est nécessaire de déterminer les contraintes, et les parties de la spécification ne peuvent généralement pas être impliqués dans un tel détail, de sorte qu'une prédiction complète est nécessaire en fonction du circuit réel. Cette étape est suivie dans le Code, en même temps que les tests, une estimation approximative de la conformité du circuit. Dans ce cas, le processus de pré - synthèse est identique à la synthèse formelle, mais les exigences sont beaucoup plus souples. L'exigence de violation de la séquence est d'environ 10% - 15%, c'est - à - dire que si 10% - 15% des circuits ne respectent pas la séquence, cela n'a pas d'importance non plus.

Conclusion (ipcb.com)

Le processus de conception de puce est très complexe, cet article est également de passer par le processus de conception de puce simple à nouveau, complexe ne sera pas répété.