Tecnología de PCB - Atención a la integridad de la señal en diseños complejos

Resumen: en el diseño soc, el acoplamiento entre señales puede causar problemas de integridad de la señal. Ignorar los problemas de integridad de la señal puede causar conversaciones cruzadas entre las señales, y la fiabilidad, la manufacturabilidad y el rendimiento del sistema también se reducirán. Este artículo presenta un método para resolver el problema de la integridad de la señal en el diseño de chips asic.

Para el diseño de asic (circuitos integrados especiales), el rendimiento de las unidades estándar se desperdicia debido a la aplicación de unidades estándar, ciclos de desarrollo más cortos y áreas protegidas más relajadas entre unidades. Por lo tanto, la clave del diseño de chips asic de alta gama es garantizar que los chips de alto rendimiento se entreguen en poco tiempo de desarrollo.

Con el desarrollo de la tecnología de proceso, la posibilidad de causar comentarios de señal ha aumentado. El número de capas de cableado metálico sigue aumentando: de 4 o 5 capas en el proceso de 0,35 micras a más de 7 capas en el proceso de 0,13 micras. A medida que aumente el número de capas de cableado, también aumentarán los condensadores de canales adyacentes. Además, el rápido aumento actual del número de puertas de circuito en diseños complejos requiere más y más interconexiones. La resistencia en los cables largos aumentará, y debido a la disminución de la sección transversal de los cables de interconexión, los cables metálicos cada vez más delgados también aumentarán la resistencia. Incluso con el proceso de interconexión de cobre existente, este problema no se puede resolver, pero solo retrasará el tiempo para resolver el problema de la resistencia.

Obviamente, la influencia entre estas líneas de señal adyacentes domina las decisiones de diseño y requiere modelos diferentes y más precisos que en el pasado. La influencia de una señal en otra está relacionada con la fase relativa entre las señales. Para las señales con la misma fase, la red de víctimas con pequeños receptores y transmisores conectados a líneas de señal largas de 0,5 mm se acelerará un 30%. Para líneas de señal de 1 mm de largo, la red de víctimas se acelerará en un 40%. Para las señales de fase opuesta, la red de víctimas con pequeños receptores y transmisores conectados a líneas de señal largas de 0,5 mm se ralentizará un 70%. Cuando la longitud de la línea de señal es de 1 mm, la señal se reducirá en más del 100%.

Una forma de resolver el problema de la conversación cruzada de señales es aumentar la distancia entre las líneas de señal metálicas. Al duplicar el espaciamiento de la línea de señal, se puede reducir la conversación cruzada de la señal en la línea de señal de 0,5 mm del 70% al 20%. La interferencia con las líneas de señal largas (líneas de señal de 1 mm) también se reducirá del 100% al 40%. Sin embargo, la conversación cruzada entre las señales sigue existiendo y el método de reducir la conversación cruzada entre las señales duplicando el espaciamiento de los cables metálicos aumentará el área del CHIP y aumentará la dificultad del cableado.

Tomar medidas de blindaje

Otra forma de resolver el problema anterior es tomar medidas de blindaje. Añadir un cable de alimentación o un cable de tierra a ambos lados del cable de señal reducirá en gran medida la conversación cruzada de la señal. Añadir medidas de blindaje al sistema también requiere un buen desvío para todos los componentes, al tiempo que se debe garantizar que la fuente de alimentación y el suelo estén lo más "limpios" posible. De hecho, desde el punto de vista del área, esta solución es peor que la forma de duplicar el espaciamiento de las líneas metálicas. Esto se debe a que en este caso, el espaciamiento de la línea de señal es cuatro veces mayor que el espaciamiento mínimo de la línea, por lo que este método de puesta a tierra aumentará la complejidad del cableado en un orden de magnitud.

Sin embargo, el método de blindaje puede ser más adecuado para algunas líneas de señal. Por ejemplo, las líneas de reloj tienen una velocidad muy alta y los conductores y amortiguadores más grandes están conectados a tales líneas de señal. La tecnología de bucle de bloqueo de fase puede compensar el retraso adicional de la señal en el conductor y el amortiguador. El diseño adecuado garantiza la formación de un entorno aislado alrededor de la señal del reloj, minimizando así la interferencia de la señal del reloj con la señal de datos.

En este método, los ingenieros de diseño utilizan herramientas de extracción y análisis para detectar áreas propensas a problemas de integridad de la señal, y luego seleccionan algunas de ellas y resuelven los problemas de esa área. Si las líneas de señal problemáticas están aisladas entre sí, volver a cableado puede resolver el problema. Una forma más fácil es cambiar el tamaño de la unidad y agregar un amortiguador a la red de víctimas.

El proceso de síntesis lógica siempre se basa en estimaciones aproximadas de la carga en línea para seleccionar la unidad adecuada. En general, la síntesis lógica siempre elige unidades más fuertes para lograr una compensación excesiva de la carga esperada. Sin embargo, hasta que se complete el diseño físico, la carga es prácticamente desconocida y la carga real puede variar entre - 70% y + 200% en comparación con la situación de carga esperada. En el peor de los casos, puede ser que los conductores a corto plazo con carga excesiva sigan a los conductores a largo plazo con carga más ligera. Una solución al problema del conductor es usar un amortiguador para dividir líneas largas. Esto permite reducir la longitud de la línea y los condensadores de acoplamiento, y también permite reducir la carga en la entrada del amortiguador al nivel de una sola carga. La tecnología garantiza pequeños cambios durante el proceso de colocación y cableado de la zona de amortiguación para garantizar la implementación de la planificación y optimización subyacente. La adición de pasos de análisis de tiempo estático al proceso de diseño puede manejar problemas de ruido y retraso. El objetivo es integrar los pasos para resolver las conversaciones cruzadas y la cronología en un solo proceso. En primer lugar, estas herramientas extraen parámetros parasitarios después de su colocación y cableado. En segundo lugar, de acuerdo con el modelo de carga extraído, se calcula el retraso de la señal sin tener en cuenta ningún efecto de conversación cruzada. A continuación, los retrasos en estas extracciones se marcan en el diseño y se utilizan herramientas de análisis de tiempo estático para determinar el tiempo incorrecto. Después de obtener la primera aproximación de la ventana de tiempo, el ingeniero de diseño añade el retraso causado por la conversación cruzada y verifica si el tiempo superará la ventana de tiempo especificada. El proceso de diseño completo requiere tres análisis de tiempo estático.

Fiabilidad y manufacturabilidad

La tendencia en la industria actual es que el número de puertas de chip sigue aumentando, y el rendimiento de los chips también está mejorando a medida que el tamaño característico se reduce. El Teorema de Moore señala que la velocidad del reloj y el número de puertas de circuito se duplican cada 18 meses. Para mantener los límites de trabajo seguros en el diseño, la mejora continua de la tecnología de proceso requiere que el voltaje de la fuente de alimentación se reduzca en consecuencia. Al mismo tiempo, el consumo de energía en cada puerta de circuito también se está reduciendo. La disminución del voltaje de la fuente de alimentación y la disminución del consumo de energía en cada puerta siempre no pueden mantenerse al día con el aumento del número de puertas y el aumento de la frecuencia del reloj.

Por ejemplo, en la nueva generación de tecnología de proceso, el consumo de energía previsto de los procesadores de alto rendimiento a una tensión de alimentación de 1,8 V es de 300w. El tamaño promedio de los chips asic alcanzará los 34 millones de puertas y la frecuencia del reloj superará los 450 mhz. La corriente de alimentación de la próxima generación de chips asic será mucho mayor que la de los chips existentes. En comparación con el mismo diseño asic en el proceso de 0,35 um, el chip asic de 0,18 um consumirá más de 6 veces el consumo de energía y la intensidad de corriente superará las 10 veces.

El aumento del consumo de energía y la corriente eléctrica provocará la migración de los electrones. Debido al flujo de corriente, habrá migración de metal en la red unidireccional de alta potencia, especialmente cuando la corriente fluye a través de la curva de la línea de señal o entra en un pequeño espacio. El fenómeno de autocalentamiento en la alta resistencia de la línea de señal a la que fluye la corriente bidireccional también puede causar problemas de Migración.

La reducción del tamaño característico del chip también requiere una reducción correspondiente del tamaño de la región de óxido de la puerta. Las áreas de alto potencial en el circuito de conmutación pueden capturar electrones en las áreas de óxido de puerta. La destrucción de la zona de oxidación y la variación del umbral de puerta correspondiente es un proceso acumulativo que está relacionado con la frecuencia del interruptor y depende de la tasa de conversión de la señal.

Si la frecuencia del interruptor se mantiene por debajo del límite de seguridad, se puede predecir la vida útil normal del equipo. Sin embargo, el desafío es desarrollar un nuevo método para controlar los efectos termoelectrónicos correspondientes a frecuencias o tasas de conversión por encima de los límites de Seguridad. Los usuarios deben describir completamente estos efectos. En primer lugar, deben simular las condiciones transitorias de los circuitos de batería estándar internos. Luego deben comparar los resultados de la simulación bajo el límite de densidad de corriente con los resultados de las pruebas de la estructura real de la silicio. Finalmente, necesitan crear un modelo de equipo que refleje con precisión el equipo real y la tecnología de proceso.

El análisis del circuito sigue muchos métodos diferentes, y todos estos métodos requieren calcular la frecuencia real del interruptor. Una forma de resolver este problema es simular la respuesta precisa de todos los circuitos basada en modelos característicos. Otro método es desarrollar un modelo de probabilidad para acercarse al comportamiento real en la estructura de silicio.

Para resolver los problemas relacionados con la migración de metales y la inyección de electrones calientes, la primera forma es insertar un amortiguador en un cable largo que suele tener una corriente más alta y una velocidad de conmutación de señal más rápida. Cabe destacar que si la velocidad del amortiguador es exactamente inferior a la del conductor, este método puede reducir el capacitor de carga en la línea de señal y reducir la tasa de conversión de la señal. Otra posible solución es reemplazar la unidad de accionamiento y receptor.

Efectos de antena y ruido

El proceso de grabado por plasma en la capa metálica obliga a acumular cargas eléctricas en la puerta del ic. La relación cada vez más pequeña entre el área de la puerta y la creciente longitud de la línea de señal de interconexión provocará una División capacitiva, lo que dañará aún más el dispositivo, un proceso acumulativo. La forma básica de minimizar este efecto de antena es limitar la relación entre el área de la región metálica y la circunferencia, y limitar la relación entre el área de la región de la red y su circunferencia. La adopción de tales reglas puede reducir el proceso de acumulación y transferencia de carga eléctrica.

Otra estrategia alternativa es utilizar herramientas de cableado que dependen de las reglas de cableado de compensación de antenas. De esta manera, se puede prevenir o minimizar la corriente de la antena, pero el costo de este método es que el área del chip es mayor. Otra posible forma es conectar una antena larga a una zona de difusión y utilizar una resistencia de difusión para transferir la carga eléctrica a otras áreas, como un sustrato. Finalmente, la inserción de un amortiguador también puede reducir la longitud de la línea e insertar una resistencia de difusión (canal de Transistor de salida tipo p o n) como ruta de resistencia a la fuente de alimentación o al suelo.

El aumento del consumo de energía y la corriente eléctrica de la fuente de alimentación también traerá otros problemas. Una gran corriente hará que el voltaje en la línea de alimentación disminuya. Por lo tanto, cuando la corriente fluye a través de una red de alimentación de resistencia no cero, se produce una caída de tensión ir, lo que reduce el voltaje que llega a la puerta. Los métodos para reducir la resistencia de la red de suministro de energía están limitados por el área del CHIP y la congestión del cableado. La extracción y el análisis de la etapa de verificación física requieren un complejo proceso de simulación y análisis de todo el chip, incluyendo la simulación y el análisis de procesos instantáneos, efectos de inducción y capacitividad.

Sin embargo, una vez completada la colocación y el cableado, la posibilidad de resolver los problemas anteriores es pequeña o inexistente, por lo que la situación será aún peor. La mejor manera de resolver el problema del consumo de energía es estudiar cuidadosamente la planificación del diseño y las estrategias de implementación en las primeras etapas del diseño, e incluso en la etapa de diseño rtl. El análisis de potencia de alta precisión de RTL debe estar vinculado a la implementación lógica y física para garantizar la calidad del diseño final.

Herramientas de diseño de próxima generación

Para resolver los problemas anteriores, todo el proceso de diseño necesita ser actualizado aún más para convertirse en un conjunto de herramientas que pueden considerar una variedad de efectos diferentes y evaluaciones de diseño. Las herramientas deben tener la capacidad de transmitir datos inteligentes. Por ejemplo, el estándar emergente de formato de biblioteca avanzada (alf) que admite modelos matemáticos puede transmitir múltiples atributos sin modificar el formato de cálculo y datos original. Para los nuevos diseños altamente complejos y exigentes, es necesario planificar soluciones a los problemas en las primeras etapas del proceso de diseño, ya que la corrección en este momento es la más efectiva. Las conexiones entre el diseño, la verificación, la colocación y el cableado y la verificación física final requieren un intercambio de datos consistente sin necesidad de modificar los datos o realizar cálculos adicionales.

Con alf, los usuarios pueden generar vectores de prueba para comprobar el consumo de energía y la migración electrónica, al tiempo que pueden probar las funciones del chip. El vector de prueba puede utilizar la referencia de probabilidad de los datos del chip extraídos para garantizar la precisión necesaria. Con este método se puede revisar cuidadosamente todo el proceso de diseño. Durante el diseño temprano del nivel de registro del diseño, los ingenieros pueden minimizar la conversación cruzada de señales mediante una cuidadosa planificación, planificación subyacente y análisis de potencia. Los conductores de reloj asíncronos desarrollados para algunas partes del diseño reducirán las oleadas de potencia de conmutación simultánea en todo el chip, al tiempo que reducirán el ruido y la caída ir en la red de alimentación.

Desafortunadamente, el valor de aplicación de las herramientas de software comercial existentes en el diseño de productos de próxima generación es muy limitado.

Aunque la mayoría de los fabricantes de asic tienen sus propios equipos internos de desarrollo de herramientas, el trabajo principal de estos departamentos de desarrollo es integrar algunas herramientas individuales en un proceso completo y diseñar algunos entornos operativos automatizados para estas herramientas para que puedan funcionar basados en guiones automáticos. Debido a que las herramientas de software comercial existentes no pueden resolver los problemas que enfrenta el diseño, en un futuro próximo veremos que el número de herramientas de diseño desarrolladas internamente por los fabricantes asic seguirá aumentando.

Sin embargo, el problema con las herramientas desarrolladas por los proveedores de asic es que requieren más soporte y capacitación que las herramientas de software comercial, ya que los desarrolladores de herramientas en los proveedores de asic no son responsables de hacer que las herramientas sean fáciles de usar y mantener. Solo están tratando de proporcionar soluciones rápidas a algunos problemas clave que enfrentan los usuarios internos, es decir, el equipo de ingenieros de diseño.