Tecnología de PCB - Diseño y procesamiento del sistema de un solo chip de PCB (SOC)

Con el desarrollo de la tecnología de procesos vlsi,Escala de chips Cada vez más grande, Millones Circuito de nivel de puerta Puede ser integrado en un chip. El desarrollo de diversas tecnologías de procesos compatibles permite la integración de diferentes tipos de dispositivos en el mismo chip. Abre una amplia gama de enfoques técnicos para la integración de sistemas. Realmente Chip a nivel de sistema Integración, No sólo pone muchos circuitos lógicos digitales complejos en el mismo chip, sino que también forma un sistema digital monolítico completo., También incluye otros tipos de dispositivos electrónicos funcionales en el chip., Por ejemplo, dispositivos analógicos y memoria privada, Algunas aplicaciones se pueden ampliar, Incluyendo dispositivos de radiofrecuencia, e incluso Sistema Sistema MEMS. En general, los chips a nivel de sistema deben incluir al menos un sistema digital y un dispositivo electrónico analógico en un solo chip..

Se requiere un sistema dedicado. Por lo tanto, el desarrollo del diseño SOC desempeñará un papel clave en la futura industria del diseño IC. De acuerdo con las características del chip a nivel de sistema, se discuten las técnicas de diseño y los métodos de procesamiento necesarios para el sistema de un solo chip. En comparación con los sistemas multichip, el diseño de chips a nivel de sistema de un solo chip tiene ventajas en velocidad, consumo de energía y costo. Además, la particularidad del sistema electrónico tiene diferentes aplicaciones.

1. Características del sistema en chip

Tiene las siguientes características: el chip a nivel de sistema es un solo chip que realiza la integración de todo el sistema electrónico.

1. Gran escala y estructura compleja.

La estructura del circuito también incluye memoria flash mpusra mdra meprom, adcdda C y otros circuitos analógicos y de radiofrecuencia. Para acortar el tiempo de comercialización, se han diseñado millones de puertas, incluso cientos de millones de componentes. El punto de partida del diseño es superior al asic ordinario y no puede depender de la lógica básica y las unidades de circuito como unidades básicas, sino que utiliza componentes o módulos más grandes llamados IP. En el método de verificación, se debe utilizar un método de verificación de señales mixtas que combine circuitos digitales y analógicos. Para probar eficazmente cada módulo, especialmente IP, es necesario realizar un diseño de testabilidad.

2. Velocidad rápida, estrecha relación de tiempo.

Trae muchos problemas para el diseño, como la frecuencia de reloj del sistema de hasta cientos de megabytes, y la compleja relación de tiempo entre el módulo y el módulo. Ejemplos de ello son la verificación del tiempo, el diseño de baja potencia y los efectos de alta frecuencia, como la integridad de la señal, la interferencia electromagnética y la conversación cruzada de la señal.

En comparación con el retardo de la puerta, el retardo de la traza se vuelve indispensable en el caso del submitrón profundo, que se utiliza principalmente en chips a nivel de sistema. Y se convirtió en el factor principal. Además, la compleja relación de tiempo del chip a nivel de sistema aumenta la dificultad de la coincidencia de tiempo en el circuito. El acoplamiento de la señal entre la línea y la capa se ve reforzado por el pequeño momento entre líneas y el espaciamiento de la capa en el proceso de submicrones profundos. Además de la alta frecuencia de funcionamiento del sistema, la interferencia electromagnética y la conversación cruzada de la señal se intensifican, lo que dificulta la verificación del diseño.

2. Tecnología de diseño Soc

1. Reutilización del diseño

Es imposible diseñar un sistema en chip con millones de puertas a partir de cero. Construir el diseño a un nivel superior. Se necesitan más tecnologías de reutilización IP. Sólo de esta manera, el diseño se puede completar rápidamente para garantizar el éxito del diseño y obtener SOC de bajo costo para satisfacer las necesidades del mercado.

Para el diseño y uso futuros. Los núcleos se dividen generalmente en tres tipos. La reutilización del diseño se basa en el núcleo, en el que se construyen varios circuitos de módulos de macrocélulas probados. Uno se llama hardcore, que se conecta a un proceso en particular. El diseño físico del sistema ha sido verificado por la prueba de película. El nuevo diseño puede invocarlo directamente como un módulo funcional específico. El segundo es el núcleo suave, escrito en lenguaje de descripción de hardware o lenguaje C, para la simulación funcional. El tercero es el núcleo sólido, que se desarrolla sobre la base de un núcleo blando integrado y tiene un plan de diseño. En la actualidad, el método de reutilización del diseño depende en gran medida del núcleo de la entidad, que combina la descripción del nivel RTL con la Biblioteca de unidades estándar específica para optimizar la síntesis lógica y formar la tabla de red a nivel de puerta, y finalmente formar el núcleo duro necesario para el diseño a través de la herramienta de diseño. Este método de síntesis suave RTL proporciona cierta flexibilidad de diseño, que puede combinarse con aplicaciones específicas, modificar adecuadamente la descripción y revalidar para satisfacer los requisitos específicos de la aplicación. Además, con el desarrollo de la tecnología de procesos, la nueva biblioteca también se puede utilizar para la re - síntesis, optimización, colocación y enrutamiento, y re - validación en nuevas condiciones de proceso para obtener el núcleo duro. Este método se utiliza para realizar la reutilización del diseño y el método tradicional de diseño de módulos. La eficiencia se puede aumentar de 2 a 3. veces. Por lo tanto, la reutilización del diseño antes del proceso de 0,35 um se realiza principalmente mediante el método de síntesis del núcleo blando RTL.

Submitrón profundo (DSM hace que los sistemas en chip sean más grandes y complejos. Con el desarrollo de la tecnología de procesos, este método de síntesis se enfrentará a nuevos problemas, ya que a medida que el proceso se desarrolla a un tamaño de 0,18 um o menos, no es necesario procesar con precisión los retrasos de la puerta. Los retrasos de interconexión. Además de las frecuencias de reloj de cientos de megabytes, las relaciones de tiempo entre las señales S es muy estricto, por lo que es difícil utilizar el método de S íntesis suave RTL para lograr el objetivo de diseño y reutilización. El sistema en chip basado en el diseño del núcleo cambia el método de diseño del Circuito al diseño del sistema. El énfasis del diseño se transferirá de la síntesis lógica actual, la disposición y el cableado a nivel de puerta, la post - simulación a la simulación a nivel de sistema, la simulación colaborativa de software y hardware y el diseño físico que combina múltiples núcleos. Forzando la polarización de la industria del diseño, uno es el sistema de dirección, utilizando IP para diseñar sistemas especializados de alto rendimiento y alta complejidad. En segundo lugar, diseñar el núcleo bajo DSM, entrar en el diseño de la capa física, hacer que el rendimiento del núcleo DSM sea mejor y más fiable. Es una prueba.

2. Diseño de baja potencia

Habrá docenas o incluso cientos de vatios de consumo de energía. El gran consumo de energía plantea problemas de encapsulación y fiabilidad. Debido a la integración de más de un millón de puertas, el sistema en chip tiene una frecuencia de reloj de cientos de megabytes. Por lo tanto, la reducción del consumo de energía es un requisito inevitable para el diseño de chips a nivel de sistema. En el diseño, debemos reducir el consumo de energía del chip de muchas maneras.

La reducción de la tensión de funcionamiento es un aspecto del diseño del sistema. Sin embargo, un voltaje de funcionamiento demasiado bajo puede afectar el rendimiento del sistema. Un enfoque más maduro es utilizar el modo de inactividad (modo de inactividad y modo de baja potencia). Cuando no hay tarea, el sistema está en estado de espera o en modo de baja potencia con baja tensión y baja frecuencia de reloj. La fuente de alimentación programable se utiliza para obtener un alto rendimiento y un bajo consumo de energía. Un método eficaz de consumo de energía.

Dado que las estructuras de circuitos complementarios tienen un par de transistores pnmos en cada entrada de puerta, las estructuras de circuitos complementarios tradicionales se utilizan lo menos posible en las estructuras de configuración de circuitos. Forma una gran carga capacitiva. Cuando el circuito CMOS funciona, el consumo de energía de carga y descarga del interruptor de condensador de carga representa más del 70% del consumo total de energía. Por lo tanto, la configuración de la estructura del Circuito de submicrones profundos se utiliza principalmente para el conjunto de la estructura del Circuito de condensadores de baja carga. Los Estados de la lógica de conmutación, la lógica dominó y la lógica NP optimizan la velocidad y el consumo de energía.

Un sistema con frecuencias de cientos de megabytes no puede funcionar en ninguna parte con frecuencias de cientos de megabytes, y es un diseño lógico de baja potencia. La puerta de baja potencia se puede utilizar para reducir el consumo de energía del sistema en las partes del circuito que tienen baja velocidad o baja capacidad de conducción. Por lo tanto, se a ñade un diseño de optimización de baja potencia a la síntesis lógica y se utiliza un circuito celular de baja potencia en la medida de lo posible, siempre que se cumpla la velocidad de funcionamiento del circuito.

Casi todos los circuitos de salida mos utilizan un par de transistores P y nmos complementarios y técnicas de diseño de circuitos de baja potencia. Durante el cambio, ambos dispositivos se conectan al mismo tiempo, lo que resulta en un gran consumo de energía. El chip de nivel de sistema tiene muchas ramas, y la frecuencia del circuito es alta. Este fenómeno es aún más grave. Por lo tanto, este problema debe evitarse en la medida de lo posible en el diseño del circuito. Parece reducir el consumo de energía.

2. Tecnología de diseño de testabilidad

El núcleo está profundamente enterrado en el chip. El chip de nivel de sistema integra la lógica central y definida por el usuario (UdL). No se puede probar el núcleo antes de tiempo. Sólo puede utilizarse como parte de un chip a nivel de sistema después de su fabricación. Al mismo tiempo, probar el chip y el chip. Por lo tanto, hay muchas dificultades en la prueba de chips a nivel de sistema. En primer lugar, el núcleo es la elección de los demás. El diseñador del núcleo puede no tener una buena comprensión del núcleo y no tener el conocimiento y la capacidad para probar el núcleo. El núcleo está profundamente incrustado en el chip, por lo que la prueba del núcleo integrado no puede llevarse a cabo mediante la prueba de un solo núcleo independiente. Los recursos de prueba básicos y periféricos sólo pueden conectarse accediendo a un módulo de circuito. Los métodos comunes son los siguientes:

Conecte el terminal de E / S del núcleo directamente al terminal de salida del chip, 1 tecnología de acceso directo paralelo. O los terminales de E / S del núcleo y los terminales de plomo del chip son compartidos por multiplexores. Este método se utiliza generalmente para chips con menos núcleos insertados en un chip o chips con un gran número de terminales disponibles. La ventaja del acceso directo paralelo es que puede probar directamente el núcleo de sujeción en el chip utilizando un método de ensayo independiente del núcleo.

El método consiste en establecer la cadena de escaneo alrededor del núcleo y el método de entrada de enlace de escaneo en serie. Todas las E / S del núcleo se pueden conectar indirectamente a la periferia. A través de la cadena de exploración, el modo de prueba se puede transferir al punto de prueba, y el resultado de la respuesta de prueba también se puede transmitir. El escaneo de límites es un método de acceso especial. La ventaja del escaneo en serie es que ahorra puertos de salida. 3 acceda a la Organización de pruebas funcionales accediendo a módulos lógicos alrededor del núcleo para generar o difundir patrones de prueba. La auto - prueba de chips es uno de ellos. El acceso en chip a los recursos de prueba se utiliza para probar núcleos específicos. La autocontrol reduce la complejidad del módulo de acceso periférico y sólo necesita una interfaz de prueba simple. Este método se puede utilizar en la mayoría de las pruebas de memoria, y la lógica de autocontrol y el núcleo de memoria están diseñados juntos.

Para asegurarse de que cada núcleo es correcto. Las pruebas de núcleo cruzado también deben realizarse a través de circuitos lógicos circundantes. La prueba completa del chip a nivel de sistema incluirá la prueba interna del núcleo. Y probar circuitos lógicos definidos por el usuario. La tarea de diseño de testabilidad durante el diseño del chip es conectar el equipo de prueba y el circuito de nivel del sistema a través del Circuito de prueba DFT. Las rutas de acceso a cada núcleo se pueden conectar al terminal principal de E / S del chip a través de multiplexores, las rutas de acceso de prueba se pueden conectar al bus del chip, o los puntos de prueba que requieren control y observación se pueden conectar a la cadena de escaneo. Forma un todo unificado que puede ser controlado por el dispositivo de prueba.

4. Síntesis física de Soc submitrón profundo

El retraso depende del diseño físico. Por lo tanto, el método tradicional de diseño de arriba hacia abajo sólo conoce el retraso después de completar el diseño físico. Si se encuentra un error de tiempo, el principal factor de retardo es el retardo de interconexión causado por el tiempo Sub - micron profundo. Debe volver al Front - end, modificar el diseño del Front - end o rediseñar, y este diseño repetido desde el diseño y el cableado hasta la composición puede tener que ser ejecutado varias veces para lograr los objetivos de tiempo. Con la disminución del tamaño de la característica, la influencia de la interconexión se hace cada vez más grande. Los métodos tradicionales de diseño de la síntesis lógica y la separación de la disposición y el cableado ya no pueden cumplir los requisitos de diseño. La síntesis lógica y el diseño deben estar más estrechamente vinculados y utilizar métodos de síntesis física para que los diseñadores puedan considerar simultáneamente problemas funcionales de alto nivel, problemas estructurales y problemas de diseño de bajo nivel. El proceso de síntesis física se divide en tres etapas: planificación inicial, planificación RTL y planificación a nivel de puerta. En la fase inicial de planificación, el diseño inicial se completa en primer lugar, el módulo RTL se coloca en el chip, y luego el diseño de E / S y la planificación de la línea de alimentación se completan. De acuerdo con el análisis de la secuencia de tiempo del circuito y el análisis de la congestión del cableado, el diseñador puede rediseñar el módulo del circuito. El cableado entre módulos se realiza a través del cableado de nivel superior. Además, se extraen los parámetros parasitarios, se genera un modelo preciso de red por cable, se determina la restricción temporal de cada módulo RTL y se forma una restricción sintética.

A continuación, se realiza un diseño rápido para obtener una descripción más precisa del módulo RTL. Y sobre la base de esta descripción, el diseño del cableado de nivel superior y la posición del pin se afinan. Finalmente, se obtiene el modelo de carga de línea de cada módulo RTL y la restricción sintética precisa de cada módulo. La fase de planificación de RTL tiene por objeto estimar con mayor precisión el área y el tiempo del módulo RTL. Pase rápidamente a través de la tabla de nivel de puerta a través del estimador RTL. Complete la tabla de red de nivel de puerta, la planificación de nivel de puerta es independiente de la optimización completa de cada módulo de nivel RTL. Por último, el lugar y la ruta. Sintetiza el árbol de reloj de cada módulo RTL y todo el chip. También realiza análisis de tiempo y congestión de línea, que pueden ser modificados localmente si se encuentran problemas. Debido a que el proceso de síntesis física está estrechamente relacionado con la síntesis lógica frontal, la síntesis lógica se lleva a cabo sobre la base de la disposición y el cableado, por lo que el modelo de retardo es preciso y la iteración de diseño es menor.

5. Tecnología de verificación del diseño

Cuanto mayor es el tamaño del Circuito, más complejo es el sistema y más largo es el tiempo de verificación. En la actualidad, hay herramientas CAD en el mercado para diferentes campos de diseño y objetos de diseño. Sin embargo, si estas herramientas se utilizan para validar el diseño de chips a nivel de sistema, es necesario combinarlas. La verificación del diseño es una parte muy importante del trabajo de diseño. E integrado en el mismo entorno.

La mayoría de las herramientas de simulación son de especia, y el modelo de nivel Transistor es necesario para la simulación de circuitos analógicos. Debido a la necesidad de resolver la ecuación del Circuito, cuanto más complejo es el circuito, más largo es el tiempo de simulación. El uso de la estructura paralela para el cálculo numérico, el uso del modelo para la simulación, puede mejorar en gran medida la velocidad de simulación, puede simular decenas de miles de circuitos de dispositivos o incluso el núcleo. Sin embargo, todavía es difícil simular todo el SOC con millones de puertas. Por otro lado, la latencia de la red de líneas de chip a nivel de sistema Sub - micron profundo supera la latencia de la puerta y la frecuencia de funcionamiento es de cientos de megabytes. También es necesario analizar la interferencia entre las señales y la integridad de la señal. Esto se puede determinar mediante simulación a nivel de transistor. La simulación de señales digitales sólo necesita un modelo lógico, la velocidad de simulación es rápida y la escala es grande. Desde este punto de vista, después del diseño físico, se extraen los parámetros de Transistor y cableado de cada módulo y se realiza la verificación a nivel de módulo. Sobre esta base, se utiliza la simulación conjunta de simuladores que soportan múltiples modelos diferentes para resolver el problema de verificación en el diseño Soc.

Casi todos los microprocesadores y software y hardware dedicados se utilizan. El hardware y el software están estrechamente relacionados, pero antes de la fabricación del sistema, estaba en un chip a nivel de sistema. La interacción entre el software y el hardware suele ser difícil de detectar con precisión algunos errores de diseño y no es obvia. Para resolver este problema, se debe utilizar la tecnología de verificación colaborativa hardware / software.

3. La tecnología de procesamiento de silicio es un factor clave para el éxito Diseño de sistemas monolíticos

También es necesario decidir qué técnicas de procesamiento se utilizarán. Capacidad de procesamiento lógico digital CMOS de varios ASICS Fabricante No hay mucha diferencia.. Diseño de chips a nivel de sistema, Además de seleccionar herramientas de diseño, Bancos y núcleos celulares. Pero para la integración de sistemas monolíticos, Ray dijo, Debe añadir otros módulos especiales según sea necesario, Esto requiere pasos adicionales del proceso de máscara. Por ejemplo:, Sra m necesita añadir dos máscaras, Para memoria flash, Necesita añadir 5 máscaras, Para circuitos analógicos, Se necesitan al menos 2 - 3 máscaras para condensadores metálicos, Producción de condensadores de polisilicio y resistencias de polisilicio. Estas personas son muy diferentes. Fabricante. El diseñador debe cumplir con los requisitos específicos del módulo y los requisitos del núcleo IP para seleccionar el fabricante de mecanizado adecuado, Permitir que el proceso satisfaga los requisitos básicos, los indicadores básicos y los módulos especiales. Si planea hacer un sistema monolítico de señales mixtas, Debe seleccionar un fabricante para manejar el aislamiento entre la capacidad de procesamiento del módulo analógico y los números/Suficiente simulación para satisfacer Diseño de sistemas monolíticos Requisitos.