Blog de PCB - Sobre el embalaje a nivel de obleas

La aparición inicial del encapsulamiento a nivel de obleas fue impulsada por la fabricación de componentes de I / o de baja velocidad y Transistor de baja velocidad para teléfonos móviles, como sensores en chip pasivo e IC de transmisión de potencia. En la actualidad, wlap se encuentra en una etapa de desarrollo, impulsada por aplicaciones como bluetooth, GPS y tarjetas de sonido, y la demanda está aumentando gradualmente. A medida que la industria entra en la fase de producción de teléfonos móviles 3g, se espera que las diversas nuevas aplicaciones de los teléfonos móviles se conviertan en otro motor de crecimiento para wlap, incluidos afinadores de televisión, transmisores FM y memorias apiladas. A medida que los fabricantes de equipos de almacenamiento implementen gradualmente el wlap, esto conducirá a una transformación estandarizada de toda la industria.

En la actualidad, la tecnología es ampliamente utilizada en flash, eeprom, DRAM de alta velocidad, sram, unidades lcd, equipos de radiofrecuencia, equipos lógicos, equipos de gestión de energía / batería y equipos analógicos (reguladores, sensores de temperatura, controladores, amplificadores operativos, amplificadores de potencia) y otros campos. El embalaje a nivel de obleas utiliza principalmente dos tecnologías básicas: la redistribución de películas y la formación de protuberancias. El primero se utiliza para convertir las áreas de unión distribuidas a lo largo de la periferia del CHIP en áreas de Unión de protuberancias distribuidas en la superficie del CHIP en forma de matriz plana. Este último se utiliza para crear protuberancias en el área de Unión de protuberancias para formar una matriz de protuberancias.

Encapsulamiento a nivel de obleas

En la actualidad, hay tres rutas para el encapsulamiento a nivel de obleas: wlcsp, fowlp y plp:

El wlcsp (encapsulamiento del tamaño del chip a nivel de obleas), también conocido como el ventilador en el wlp, es el método tradicional de encapsulamiento para el corte final del chip. Se aplica a circuitos integrados con un menor número de pines. A medida que aumenta el número de señales de salida del ic, el tamaño de la bola de soldadura se vuelve más estricto. El PCB no puede cumplir con los requisitos de ajustar el tamaño del IC de encapsulamiento y la posición del pin de salida de señal.

Fowlp comienza con el corte de chips y luego los redistribuye a nuevos chips moldeados artificialmente. Las ventajas incluyen reducir el espesor del paquete, aumentar la salida del ventilador (más interfaces de E / s), un mejor rendimiento eléctrico y una mejor resistencia al calor. Fiwlp y fowlp tienen aplicaciones diferentes, pero ambos son los métodos de embalaje dominantes en el futuro. El fiwlp es el más utilizado en chips de señal analógicos y híbridos, seguido de la interconexión inalámbrica, y los sensores de imagen CMOS también utilizan la tecnología fiwlp para encapsular. Fowlp se utilizará principalmente en chips de procesador en dispositivos móviles.

El PLP (encapsulamiento a nivel de panel) es similar al fowlp porque redistribuye el chip a paneles rectangulares más grandes en lugar de obleas redondas. Un área más grande significa más ahorro de costos y mayor eficiencia de embalaje. Además, cortar el chip en un cuadrado puede causar un encapsulamiento de obleas desperdiciadas, y los paneles rectangulares pueden resolver eficazmente este problema. Sin embargo, esto también plantea mayores requisitos para la litografía y la alineación. La idea básica es completar la fabricación de chips mientras se encapsula directamente en las pastillas de silicio, encapsulando varias unidades de chips en una estructura de encapsulamiento integral. Esto evita los pasos de encapsular cada chip por separado en un paquete tradicional, lo que aumenta la productividad y reduce los costos.

El proceso de encapsulamiento a nivel de obleas suele incluir los siguientes pasos:

Preparación de obleas: limpiar y preparar pastillas de silicio para garantizar la fiabilidad y consistencia del proceso de encapsulamiento.

Formación de la estructura de encapsulamiento: aplicar una capa de material de encapsulamiento, generalmente polímero, a la silicio de silicio para formar la base de la estructura de encapsulamiento.

Conexión de circuito: crear un cable metálico (unión de alambre) u otra estructura de conexión de circuito en una pastilla de silicio para conectar el circuito del chip a la estructura de encapsulamiento.

Pruebas y verificación de calidad: realizar pruebas de rendimiento eléctrico, pruebas de integridad de encapsulamiento, etc., para garantizar que el chip de encapsulamiento cumpla con los requisitos de calidad.

Separación de chips: separación de chips encapsulados de pastillas de silicio para obtener un solo chip encapsulado.

Basado en la tecnología bga, wlp es una forma mejorada y mejorada de csp, que refleja plenamente las ventajas tecnológicas de bga y csp. Tiene muchas ventajas únicas:

Alta eficiencia de procesamiento de encapsulamiento: fabricación con proceso de producción en masa en forma de obleas.

Hereda las ventajas del encapsulamiento de chips invertidos, es decir, peso ligero, delgado, corto y pequeño.

Bajo costo de las instalaciones de producción: se puede aprovechar al máximo el equipo de fabricación de chips y evitar invertir en líneas de producción de encapsulamiento separadas.

Consideraciones unificadas de diseño de chips y envases: mejorar la eficiencia del diseño y reducir los costos de diseño.

Acortar el ciclo de producción: acorta considerablemente todo el proceso, desde la fabricación de chips, el encapsulamiento hasta la entrega del producto, reduciendo así los costos.

Coste - beneficio: el coste del wlap está estrechamente relacionado con el número de chips en cada obleas. Cuanto más chips hay en el chip, menor es el costo. Este embalaje es el método de embalaje más pequeño y de menor costo.

La ventaja de wlap es que es adecuado para la tecnología de encapsulamiento a nivel de chip (csp) de circuitos integrados pequeños. Al adoptar la tecnología de encapsulamiento paralelo y pruebas electrónicas a nivel de obleas, wlap reduce significativamente el área del CHIP y mejora el rendimiento de la producción. Además, al conectar chips en paralelo a nivel de chip, se reduce considerablemente el costo de cada I / O. Además, los procedimientos de prueba simplificados a nivel de chip reducen aún más los costos.

El uso del embalaje a nivel de obleas puede realizar el embalaje y la prueba del chip a nivel de obleas.