Thông tin PCB - Mô phỏng Bảng điều khiển vận tốc cao cho bình luận

Với những cạnh hiệu nhanh hơn, những vấn đề mà thiết kế điện tử tốc độ cao ngày nay bảng mạch PCB Không thể tưởng tượng được vài năm trước.. Để thay đổi rìa tín hiệu dưới 1 nano giây, xung điện giữa lớp cung cấp điện và lớp mặt đất trên PCB không phải ở mọi nơi trên bảng mạch., nó tác động tới nguồn cung cấp năng lượng của con chip IC và gây ra lỗi logic của con chip rồi.. Để đảm bảo hiệu quả của thiết bị tốc độ cao, Người thiết kế phải loại bỏ sự thay đổi điện thế và duy trì đường dẫn phân phối năng lượng lỏng.. Để làm việc này, bạn cần thêm các tụ điện tách ra vào bảng mạch để giảm nhiễu gây ra bởi các tín hiệu tốc độ cao trên máy bay điện và mặt đất. Cô phải biết có bao nhiêu tụ điện cần dùng, xem giá trị của mỗi tụ điện phải là gì, và đặt chúng lên bảng ở đâu. Một mặt, có lẽ cô cần nhiều tụ điện hơn., và mặt khác, Không gian trên bảng mạch có giới hạn và quý giá, và những chi tiết này có thể làm hoặc phá hỏng thiết kế.

Cách thiết kế thử nghiệm và lỗi là tốn thời gian và tốn kém, thường dẫn đến những thiết kế quá giới hạn làm tăng các chi phí không cần thiết. Sử dụng các công cụ mềm để mô phỏng và tối ưu hóa thiết kế bảng và sử dụng các tài nguyên quản trị là một cách thực tế hơn cho các thiết kế được thử nghiệm lào phương pháp khác nhau. Bài viết này minh họa quá trình này bằng thiết kế của một mạch điện xDSM (Dense Subcarrier multiplexing) cho một mạng mạng wifi sợi dây thừng/băng tần. Phần mềm mô phỏng công cụ s ử dụng SIwave của Ansft, nền tảng của công nghệ hàng đầu chập mạch tối lai và có thể nhập khẩu thiết kế bảng trực tiếp từ các công cụ kế hoạch Cadence Allegro, Mentor Graphics Boardman, synopsis Encore, và Zuken CR-5000 Board Designer. Hình 1 là cấu trúc bảng mạch PCB của thiết kế trong SIwave. Vì cấu trúc của bảng mạch PCB là planar, SIwave có thể thực hiện một cách hiệu quả phân tích toàn diện, và kết quả phân tích của nó bao gồm cộng hưởng, cản trở, S-tham s ố của mạng đã chọn, và cũng là mô hình Spice tương đương của đường mạch. Các kích thước của tấm ván xDSM, máy bay năng lượng và mặt đất, là 11 x 7.2 Inch (28 x 18.3 cm). Độ mạnh và lớp đất là cả những mảng đồng bằng 1.4mil được phân chia bởi một mặt đất dày 23.98mil. Để hiểu được cấu trúc của tấm ván, trước tiên, hãy xem các tính chất của tấm ván rỗng (không có bộ phận lắp) của tấm ván xDSM. Tùy thuộc vào thời gian phát sóng tốc độ cao trên bảng, bạn cần phải hiểu hoạt động của bảng trong vùng tần số cho đến 2GHz. Hình thứ hai hiển thị phân phối điện thế khi tín hiệu xoang kích thích bộ để cộng hưởng ở 0.5GHz. Tương tự, hội đồng cộng hưởng bởi 0.81GHz và 0.97GHz và phía trên. Để hiểu rõ hơn, bạn cũng có thể mô phỏng sự phân phối điện thế giữa máy bay điện và mặt đất trong chế độ cộng hưởng với các tần số này.

Trong chế độ cộng hưởng ở 0.5GHz, sự khác biệt điện từ giữa máy bay điện và mặt đất ở trung tâm bàn thay đổi bằng không. Điều tương tự với một số chế độ cộng hưởng tần số cao hơn. Nhưng điều này không phải là trường hợp của tất cả các chế độ cộng hưởng, ví dụ trong các chế độ cộng hưởng cấp cao tại 1.07GHz, 1.64GHz, và 1.96GHz, độ khác biệt phân biệt điện thế ở trung tâm bàn là không-zero. Tìm ra điểm của sự thay đổi bỏ dở bằng không giúp chúng tôi đặt thiết bị yêu cầu thay đổi chính thống lớn trong một thời gian ngắn. Ví dụ, nếu một con chip với liệu số Xinex trên các cây cầu được để trên một bảng mạch, con chip sẽ tạo ra một sự thay đổi 2A trong dòng điện nhập trong 0.2 trong khoảnh khắc nano. Một sự thay đổi quan trọng trong thời gian ngắn sẽ tạo ra vấn đề độ chi to àn năng của bảng mạch, làm cho bảng mạch sản sinh ra nhiều cách cộng hưởng khác nhau, dẫn đến các xung điện không ổn trên lớp cung điện và lớp mặt đất. Tuy nhiên, một số chế độ cộng hưởng không có tính năng bỏ dở tại trung tâm của bảng, nên đặt con chip hiếm ở đây tránh các chế độ cộng hưởng tần số thấp trên bảng. Không thể kích thích các chế độ cộng hưởng với tần số thấp bởi vì nối với các chế độ cộng hưởng này từ giữa bảng sẽ không thể. Đường cong màu tím cho thấy cộng hưởng gây ra khi con chip ở giữa bảng hút điện từ máy bay năng lượng. Trên thực tế, các đỉnh cao xuất hiện tại các tần số vang độ cao nhất 1.07GHz, 1.64GHz, và 1.966GHz, nhưng không phải tại tần số âm thanh hạ đẳng 0.canh, 0.81GHz, và 0.97GHz, như chúng ta dự kiến. Độ cong màu tím cho thấy cộng hưởng gây ra khi con chip ở giữa bảng hút điện từ máy bay năng lượng; Đường cong màu xanh cho thấy phản ứng khi con chip được đặt ở ngoài trung tâm.

Mặc dù thiết bị sắp đặt và vị trí có thể giúp giảm các vấn đề về độ chính quyền, nhưng chúng không giải quyết mọi vấn đề. Đầu tiên, anh không thể đặt t ất cả các thành phần quan trọng vào giữa bảng. Cơ bản là sự linh hoạt của thiết bị hạn chế. Thứ hai, luôn có những chế độ cộng hưởng sẽ được kích thích ở bất cứ địa điểm nào. Ví dụ, đường cong màu xanh ở hình vẽ 3 cho thấy khi bạn đặt con chip ở giữa một số trục, chế độ cộng hưởng 0.5GHz sẽ được kích thích. Chìa khóa để thiết kế thành công hệ thống PDS (hệ thống phân phối điện) của một mạch điện (hệ thống phân phối điện) là thêm các tụ điện tách ra tại các nơi thích hợp để đảm bảo s ự to àn vẹn của nguồn cung điện và đảm bảo rằng chất gây nhiễu phun đất đủ nhỏ trên một tần số đủ rộng.

Phân tách tụ điện

Hãy tưởng tượng một đài hiếm hoi đang chìm 2A trên một đỉnh núi 0.2,và tại đó điện áp cung tạm thời bị giảm (rút ra) và điện thế giới mặt đất bị kéo lên tạm thời (dội ngược mặt đất). Mức độ biến đổi của nó phụ thuộc vào sự cản trở của cái ván và các tụ điện tách ra tại các chốt thiên vị con chip để cung cấp dòng điện (hình nộm 4a). V ì giá trị tạm thời của dòng điện là 2A, giá trị tạm thời của điện thế được quyết định bởi V=Z\ 195; I, Z là điều cản trở được nhìn thấy từ cuối con chip, vì vậy, để tránh sự thay đổi đỉnh của điện thế, trong vùng tần số từ DC tới độ rộng băng tín hiệu, giá trị Z phải nằm dưới một ngưỡng nhất định. Mức độ biến đổi của nó phụ thuộc vào cản trở của cái ván và các tụ điện tách ra tại các chốt thiên vị con chip để cung cấp dòng điện; Để tránh gai điện thế, giá trị Z phải nằm dưới một tần số nhất định trong phạm vi tần số từ DC tới độ rộng băng tín hiệu. một giá trị ngưỡng. The dotted line part in the figure is the destination area that the PDS trở nên meet. Trong thiết kế này, để giữ cho nguồn điện toàn vẹn, nguồn điện nối đất sẽ phải giữ các biến đổi điện áp trong không quá 5='so với giá trị tiêu chuẩn của 3.Bình luận. Làm đó, nhiễu không thể lớn hơn. 

Đối với tần số, thường là 1 kHz hay thấp nguồn cung cấp năng lượng khớp với tính chất cản, và cấu trúc cung cấp năng lượng và máy bay mặt đất thường không phá hủy tính năng cản trở bởi vì chúng có tính chất kháng cự thấp và dẫn đầu. Và khi tần số cao hơn cả 1kHz, sự tự nhiên của đường hiện tại đủ lớn để làm cho điện áp vượt quá giá trị giới hạn, dựa theo tần số cao hơn, thì tụ điện tách ra là cần thiết như một sự kết nối khó khăn thấp giữa máy bay điện và mặt đất. Độ rộng của băng tín hiệu cần thiết để đáp ứng yêu cầu cản kiểu PDS có thể được tính to án bằng phương trình: trong thiết kế này, độ rộng băng của nó là 1.75GHz.

Để đạt được độ rộng của băng, thường thì cần phải đặt nhiều tụ điện cao tần số ở vùng tín hiệu MHz và đặt các tụ điện điện điện điện điện lớn hơn vào vùng tín hiệu kHz. Cùng với các thành phần khác, các Đối tượng tụ điện sẽ chiếm được khoảng trống giá trị. Các nguyên mẫu vật chất rất cần thiết trong các phương pháp thiết kế thử và lỗi, và công nghệ xử lý mẫu ảo cho phép nhà thiết kế giải quyết vấn đề này mà không cần thiết nguyên mẫu vật lý. Việc thiết kế PDS cho một cái bảng PCB, như tấm ván xDSM trong ví dụ này, dùng SIwave để đặt một cổng vào chip IC và tính cản trở nhập của ban quản trị nằm trong độ rộng băng thích hợp. Đường cong màu đỏ trong hình vẽ 5 cho thấy khó chạy khi không có tụ điện trên bàn. Cả trục trở và trục tần số đều lấy tọa độ logaritic. Mô phỏng cho thấy hiệu quả của khả năng chứa của bản thân cái ván và bỏ qua dòng điện điện do nguồn dẫn thấp. Như bạn có thể thấy từ đồ thị, cản trở tăng theo tần số đang giảm, nhưng vì vòng chạy qua nguồn cung điện cũng có tầm cản thấp, mối quan hệ này không nghiêm ngặt. Đường cong màu đỏ là phần cản trở khi không có tụ điện trên bảng mạch. theo đường cong màu xanh sẫm là tính cản trở sau khi định dạng lại. Độ cong màu xanh nhạt là đường cong gây khó sau khi thêm một tỷ số tụ điện 10nF; Độ cong màu cho thấy rằng ma trận tụ điện Sẽ được thêm lần nữa. kết quả của nó. Theo Z=1/j\ 194; 183C), đường thẳng trong đường cong màu đỏ cho thấy rằng khả năng của tấm ván là 7tanF. Để giữ cản trở nằm dưới phần cản cong đích của 82 Để đạt được điều này, 22 0 The dark Blue curve in the figure is the tái thiết kế giữ cơ bản. Trong hầu hết các khoảng tần số, thiết kế đáp ứng yêu cầu của tính năng cản trở. Nhưng ở phần cao của độ rộng, ESL của tụ điện (phần tử tự động tương đương), ESR (độ kháng cự hàng loạt tương đương) và thêm phần dẫn đầu do khoảng cách tụ điện gây ra làm cho đường cong cản không đáp ứng các yêu cầu cơ cấu tạo đặc trưng. Vì các tụ điện nhỏ có giá trị ESL nhỏ hơn và ESR, việc thêm đường dẫn phụ giúp cải thiện tính chất tần số cao của chúng. Đường cong màu xanh nhạt trong hình vẽ 5 là đường cong gây khó sau khi thêm một tỷ số tụ điện 10nF khác. Đường cong màu xanh cho thấy kết quả sau khi thêm ma trận tụ điện 1NF lần nữa. Sự bổ sung của mỗi ma trận chứa nhiệt độ cải thiện tính năng cản trở, nhưng kết quả vẫn đủ để đáp ứng tính năng cản trở. Vào giai đoạn thiết kế này, thiết kế có thể thêm mô phỏng điện từ cùng với mô phỏng mạch để hoàn thành thiết kế. Cách tiếp cận này cho phép nhà thiết kế mô phỏng những bức ảnh thấp, kể cả hiệu ứng nạp năng lượng. Nó cũng có thể trực tiếp kích thích tiếng ồn trên các chốt năng lượng để kiểm tra trực tiếp âm thanh của máy bay, tránh không cần thiết trên đầu cầu gây ra bởi việc phân tích quá nhiều cản trở máy bay.

Đầu tiên, các cổng nhập và xuất sẽ được thêm vào các địa điểm đã chọn. The port is thêm tại một chip IC phía trên, và rồi một cái cổng nên được thêm vào cuối nguồn điện, và hai cái cổng nên được thêm vào vị trí lắp ráp của hai con chip kia. Sau đó trong SIwave, bạn có thể quét sóng lớn để có một ma trận rải rác 4x4 S-tham số liên lạc trên to àn bộ băng. The Full-wave Spice có thể được dùng để tạo ra các tập tin mạch tương thích với Spice để được phân tích thêm trong môi trường mô phỏng mạch. Trong tập tin mạch đã tạo ra, bảng PCB nằm ở trung tâm của hệ thống. Hệ thống này cũng chứa một mô hình của đài hiếm hoa, một nguồn hiện có máy dò và một máy dò vi suất. Các vòng xoắn ốc được tạo ra bởi Spice với tần sóng lớn bao gồm ba tấm bán tụ điện được đề cập trên. Thêm một ma trận tụ điện thứ tư tại bộ phận xung điện sẽ làm giảm trở ngại cao hơn. Hệ thống này bao gồm một nguồn điện DC với một lượng nhỏ các tụ điện tách ra từ số lượng 1NF tới 100\ 194; 181;. F. Còn bao gồm cả các mô hình gồm hai loại chip khác nhau, bao quanh bởi một loạt nhỏ các tụ điện 1000F.

Những đường cong xanh và xanh lá đại diện cho các đường cong cán cân năng lượng của con chip hoà tụ mà không cần thêm và thêm một chuỗi các mặt mẹ tụ điện., hai; Đường cong màu đỏ đại diện cho s ự thay đổi đột ngột của dòng nhập con chip. Phát hiện kết quả mô phỏng tiếng động cho điện của đài hiếm thấy.. Đường cong màu đỏ đại diện cho s ự thay đổi đột ngột trong dòng nhập của con chip. Đường cong màu xanh đại diện cho đường cong điện thế của con chip hoà điện mà không cần thêm một nhóm đúc kết tụ điện. So sánh với 3.3V, Sự bất thường điện áp đã rất nhỏ., nhưng nó vẫn vượt quá vi phạm. Đường cong màu xanh đại diện cho đường cong bất thường sau khi thêm nhóm thứ tư của ma trận tụ điện, và thiết kế cuối cùng đạt được tiêu chuẩn yêu cầu rằng nhiễu cung cấp năng lượng thấp hơn 165m. Các hạt chip khác trên bảng có thể phân tích theo cùng một cách để đảm bảo rằng chúng không bị ảnh hưởng bởi các dòng điện và các xung quanh mặt đất. Trong ví dụ này, Hai con chip khác kéo 100mA và 50MB, và sự đóng góp của chúng cho tiếng ồn rất nhỏ. Bảng PCBThiết kế cấp độ của mạch tốc độ cao rất khó khăn.. Để đảm bảo hiệu quả đúng của mạch điện, Hệ thống PDS của nó cần được thiết kế cẩn thận., bao gồm việc thêm hàng trăm tụ điện tách ra trên bảng mạch và chọn giá trị tụ điện thích hợp và vị trí phù hợp theo nhu cầu. Dùng phương pháp mô phỏng của nguyên mẫu ảo thay vì phương pháp thiết kế thử nghiệm và lỗi để tối ưu hóa thiết kế độ chính xác sức mạnh của tổ chức. Bảng mạch PCB có thể ngắn lại chu kỳ thiết kế và tiết kiệm chi phí thiết kế.