PCB Teknik - ​ SMT patch ında başarısız sorunlarını azaltma yöntemleri

SMT patch'in bazı başarısız sorunlarını azaltmanın bir yolu var mı?

SMT patch PCB'nin temel üzerinde işlenmiş bir dizi teknolojik süreçlerin kısayılmasını anlatır. PCB (Yazılmış Döngü Tahtası) bir devre tahtasıdır. Öyleyse, SMT parçasının bazı başarısız sorunlarını azaltmanın bir yolu var mı?

SMT patch

Yapılandırma süreci, yönetme ve basılı devre toplantısı (PCA) tüm paketlerin başarısızlığına sebep olabilecek bir sürü mekanik stres testi yapıyor. Çizelge sistemi paketi daha büyük ve daha büyük olduğunda, bu adımlar için güvenlik seviyesini nasıl ayarlamak daha zorlaştırır.

Çok yıldır, monotonik sıçma noktası test metodu paketin tipik bir özelliğindir. Testin IPC/JEDEC-9702 "Monotonik Bending Characteristics of Board Level Interconnections" olarak tanımlanıyor. Bu test yöntemi basılı devre tahtalarının yatay bağlantısının kırılması gücünü belirliyor.

Ancak bu test metodu maksimum mümkün olan gergini belirlemez.

Yapılandırma süreci ve toplantı süreci için, özellikle önlük özgür PCA için, karşılaştığı zorluklardan biri, solder toplantılarının stresini doğrudan ölçülemek yeteneklidir. İşbirleşmiş komponentlerin riskini tanımlamak için en geniş kullanılan metrik, IPC/JEDEC-9704'de "Bastırılmış İşleme Tahtası Sınır Test Görüntüleri" olarak tanımlanmış komponente yakın olan PCB bastırılmış devre tahtasının tensiydir.

Birkaç yıl önce, Intel bu sorunu fark etti ve pratik en kötüsünü tekrar etmek için farklı testi stratejisini geliştirdi. Hewlett-Packard gibi diğer deneme metodlarının faydallarını da fark etti ve Intel'e benzer fikirleri düşünmeye başladı. Yapılandırma, yönetme ve testi sırasında mekanik başarısızlıkları azaltmak için kullanılan tensiyet sınırının kararının büyük değer olduğunu fark ettiğinde, bu metod daha fazla dikkatini çekti. İlgi.

Londra özgür ekipmanların kullanımı genişletirken, kullanıcılar daha fazla ilgileniyor; çünkü birçok kullanıcı kalite sorunlarıyla karşılaşıyor.

BGA'nin üretim ve testi sırasında hasar edilmesini sağlayabilecek çeşitli test metodlarını geliştirmesi gerektiğini düşünüyor. Bu işi IPC 6-10 SMT Attachment Reliability Test Method Working Group ve JEDEC JC-14.1 Paket Equipment Reliability Test Method Subcommittee tarafından birlikte yapılır ve işin tamamlandı.

Teste yöntemi devre reçetesinde ayarlanan sekiz temas noktasını belirtir. PCB yazdırılmış devre tahtasının merkezinde yerleştirilen BGA'nin bu şekilde yerleştirildi: komponent destek pinleri üzerinde yüklenmiş ve yük BGA arkasına uygulanıyor. IPC/JEDEC-9704'nin tavsiye edilen ölçü düzenine göre kısmının yanında kalma boyutunu yerleştirin.

PCA relevanlı gerginlik seviyesine bağlanılacak ve başarısızlık analizi bu gerginlik seviyelerine sebep olan hasar derecesini belirleyebilir. Tekrarat yöntemi zarar vermeyen gerginlik seviyesini belirlemek için kullanılabilir. Bu gerginlik sınırı.