PCB Блог - проектирование аппаратных схем на базе FPGA

для повышения скорости тестирования панель PCB испытательная машина, проектирование упрощенных схем, улучшена структурная перестройка системы и удобство для испытания алгоритма трансплантации, Проект системы аппаратного управления на основе монолитных машин печатных плат на базе FPGA. в проекте, выбрана программируемая пользователем вентильная матрица (ПЛИС) EP1K50 корпорации Altera, & Использовать инструмент EDA для проектирования Synplify для завершения аппаратного проектирования и отладки системы управления, Modelsim Model, Quates II, язык описания аппаратных средств Verilog, Решение труднодостижимых проблем традиционных схем. . Основные принципы испытаний печатных плат фототестер - закон ома. метод тестирования заключается в добавлении определенного испытательного напряжения между точками, выбор схемы декодирования выбрана программируемая пользователем вентильная матрица (ПЛИС) EP1K50 корпорации Altera,, и получить соответствующее сопротивление между двумя точками. сигнал напряжения, схема сравнения напряжения, испытать сопротивление или проводимость между двумя точками. повторить вышеуказанные шаги несколько раз, чтобы проверить всю схему. из - за большого количества тестовых точек, Общие тестеры превысили 2048, усложнение контрольной цепи. метод поиска и переключения точек непосредственно влияет на скорость теста. в данной работе рассматривается проектирование системы управления аппаратными средствами на базе FPGA.

аппаратная система управления

тестовый процесс состоит в том, чтобы управлять проверочной схемой, открывая различные тестовые переключатели под контролем узла. система контрольно - измерительной машины состоит из следующих компонентов: вышестоящая машина PC104, испытательная управляющая логика (внедренная FPGA) и высоковольтная испытательная цепь. в частности, машина высшего разряда выполняет функции взаимодействия человека, алгоритма тестирования, обработки тестовых данных, управления выводом и так далее. FPGA управляет высоковольтной испытательной схемой для завершения испытаний печатных плат. система использует PC104 в качестве верхнего эшелона, а FPGA в качестве верхнего эшелона контролирует испытания через шину PC104.

схема интерфейса FPGA и PC104

шина PC104 - это шина промышленного управления, определяемая специально для встроенного управления, и ее сигнал определяется по существу так же, как и шина ISA. PC104 шины имеют четыре цикла шины, а именно 8 - битный цикл, 16 - битный цикл, DMA - цикл и цикл обновления шины. 16 - битный цикл шины ввода / вывода 3 - часовой, 8 - битный цикл шины ввода / вывода 6 - часовой. для повышения скорости связи в шинах ISA используется 16 - битная модель связи, т.е. для того чтобы в полной мере использовать ресурсы PC104, после расширения системной магистрали PC104 FGA была настроена в режиме онлайн.

интерфейс FPGA с последовательными устройствами A / D и D / A

В соответствии с требованиями системного проектирования испытательных приборов необходимо провести самоконтроль испытательных напряжений и эталонных напряжений на двух каналах, т.е. опорное напряжение двух компараторов выводится из д / А, и поэтому для системного канала D / A требуется два канала. для сокращения числа линий контроля, указанных в документах A / D и D / A, было выбрано последовательное оборудование A / D и D / A. TLV5618 представляет собой двухступенчатый Выход 12 - разрядного напряжения DAC с буферным исходным входом из TI (высокая сопротивление), который осуществляется цифровым управлением через 3 - ю параллельную шину, совместимую с CMOS. устройство принимает 16 - битное командное слово и генерирует два аналоговых вывода D / a. TLV5618 имеет только один цикл ввода / вывода, определяемый внешними часами SCL K, который длится 16 циклов, записывая командное слово в регистр на пластине и выполняя преобразование D / a после завершения. TLV5618 считывает командное слово из файла CS по мере его снижения и считывает данные с следующего SCLK. прочитав 16 - битные данные, он вступит в цикл преобразования, пока не появится следующая ошибка CS. TLC2543 представляет собой последовательный преобразователь емкости 12 - разрядного переключателя с последовательным управлением и 11 входами из TI. процесс TLC2543 разделен на два цикла: цикл ввода / вывода и цикл преобразования. период ввода / вывода определяется внешними часами SCLK, который длится 8, 12 или 16 циклов, и одновременно выполняет две операции: ввод 8 - битных данных в регистр на пластине по восходящей траектории SCLK в режиме MSB; Результаты конверсии SCLK 8, 12 и 16 - битного кода сокращаются по схеме MSB. цикл конверсии начинается со спада SCLK в цикле ввода / вывода до тех пор, пока сигнал EOC не будет повышен, что указывает на завершение преобразования. В соответствии с циклом ввода / вывода TLV 5618 был принят метод MSB и 16 - часовой передачи CS.

Поскольку оба устройства являются интерфейсами SPI, они могут быть соединены с одной и той же шиной SPI, и они могут работать на разных устройствах с помощью различных чипов. из - за сложности протокола SPI интерфейс не используется для всех интерфейсов SPI, как показано на диаграмме 3. в целях обеспечения последовательности в соответствии с вышеизложенной логикой и сокращения расточительной траты средств, затрачиваемых на проверку ресурсов FPGA в стандартном интерфейсе SPI, была разработана методика проектирования синхронизированных систем (ФСМ) с использованием языка описания аппаратных средств Verilog и разработаны наша эраC и DAC для контроля временных рядов. программа на самом деле является встроенным Ситуационным устройством, основным процессором и шиной, которая запускается через контрольную линию и образует конечный режим, имеющий различные функции при различных входных сигналах. из диаграммы 3 видно, что операции по конверсии мод имеют 4 состояния, а операции по конверсии МОД - 7 состояний. Некоторые из этих двух режимов идентичны и поэтому могут использоваться для выполнения последовательных операций a / D и D / a с ограниченным числом состояний. программа - это встроенная машина состояния. главный режиссер и машина состояния, запускаемая через шину управления, образуют более сложную и ограниченную машину с различными функциями при разных входных сигналах. драйверы часов (SCLK) и шины данных (SI, SO) делятся на операции A / D и D / A. Поскольку операция цикла записи состоит из 16 циклов часов, цикл чтения имеет 12 циклов часов, поэтому модуль был завершён в трех встроенных системах с ограниченным состоянием. при проектировании системы операции AD и DA были встроены в один модуль, а модуль верхних уровней управления выводит командное слово и управляющий сигнал, чтобы запустить соответствующую работу в этом модуле. После завершения операции (ввод в холостое состояние) модуль отправляет верхний модуль соответствующим сигналом состояния.

рамки программирования FPGA

программа на FPGA является ключом к правильному функционированию всей системы тестирования. В соответствии с принципами проектирования FPGA, разработанными сверху вниз, система состоит из пяти отдельных модулей, а именно: модуля связи (ISA), модуля тестирования (test), модуля AD / DA, модуля декодирования (декодер) и модуля управления RAMCTL. модуль ISA: Модуль системной связи и управления, завершение связи с узлом, интерпретация командного слова, создание контрольного сигнала ит.д. система запускает модуль ADDA, чтобы завершить вывод опорного напряжения в соответствии с такими параметрами, как сопротивление прохода, напряжение изоляции и т.д., передаваемое узлом; запуск тестового модуля, завершение тестового процесса в соответствии с команды тестирования. передача данных между несколькими синхронизаторами состояний, работающими в режиме синхронизации, затрудняет контроль за передачей данных и синхронизацией данных между различными процессами. модуль управления RAM: перед началом тестирования хост через шину передает информацию о тестовой точке модулям ISA, который хранится в разделе RAM; После завершения тестов результаты тестов RAM были переданы на сервер. во время тестирования тестовый модуль открывал соответствующие переключатели тестов, читая информацию из тестовой точки в RAM, а затем сохранял результаты тестов в RAM. Таким образом, оба модуля должны читать и писать RAM, чтобы обеспечить обмен данными между двумя модулями, что требует сигнала управления, соединяющего две группы считывающих и записывающих сигналов соответственно с модулем RAM, который выполняет эту функцию. модуль тестирования (Test): хотя существуют различные тестовые программы, такие, как аутентификация, проверка непрерывности, проверка изоляции и т.д., тестовые программы одинаковы, т.е. тестовый рабочий процесс: добавить эталонное напряжение в компараторе - открыть переключатель для замера - задержка - чтение результатов компаратора - проверить другую группу тестовых точек. модуль вводит различные тестовые процессы в зависимости от кода операции. Результаты теста и номер контрольной точки вместе образуют 13 - битные данные, которые хранятся в RAM и покрывают номер исходной точки теста.

Модуль декодирования (DECODER): Этот модуль висит после тестового модуля (TEST), Она завершила отображение номера переключателя на фактическую схему. в связи с тем, что тестовая матрица на выводных элементах отличается друг от друга, декодированная схема и аппаратное проектирование контрольной цепи также различаются., вывод верхних модулей информации о тестовых переключателях не может быть непосредственно использован для вывода цепи контрольно - измерительных переключателей. Модуль декодирования завершает преобразование между двумя. AD/DA module (AD/DA): Разработайте интерфейс шины SPI для работы с аналого-цифровым и цифро-аналоговым оборудованием, модуль запускается сигналом «разрешено» (прелестно, чертовски), а сигнал «занято» используется в качестве сигнала флажка завершения преобразования. D/А операции по упаковке по сравнению с другими модулями. каждый модуль системы разработан на языке описания аппаратных средств Verilog и несколько уровней вложенных синхронных конечных автоматов (FSM) используются для завершения логической функции всей системы; каждый модуль использует инструмент моделирования Modelsim для завершения функционального моделирования модуля, система, использующая интегрированный инструмент маршрутизации Altera QuartusII, прокладка проводов, полностью использовать модуль ап, предоставляемый Altera; метод ввода блок - диаграмм при проектировании верхнего слоя, более наглядное представление потоков данных между модулями. . аппаратная система управления печатных плат тестер на базе FPGA повысил скорость тестапечатных плат и упрощает проектирование схемы. Кроме того, из - за реструктурируемых свойств FPGA, создана хорошая основа для дальнейшей оптимизации и модернизации алгоритмов программного обеспечения и аппаратной структуры системы с хорошими перспективами применения панель PCB.