Teknik PCB - Fokus pada integriti isyarat dalam reka kompleks

Abstrakt: Dalam rancangan SoC, sambungan antara isyarat akan menyebabkan masalah integriti isyarat. Abaikan masalah integriti isyarat mungkin menyebabkan perbualan salib antara isyarat, dan kepercayaan, kemudahan dan prestasi sistem juga akan dikurangkan. Artikel ini menggambarkan dalam ASIC Kaedah untuk menyelesaikan masalah integriti isyarat dalam desain cip.

Untuk desain sirkuit integrasi ASIC (aplikasi khusus), disebabkan aplikasi sel piawai, sirkuit pembangunan pendek, dan zon perlindungan yang lebih longgar diantara sel, prestasi sel piawai dibuang. Oleh itu, kunci untuk desain cip ASIC berakhir tinggi adalah untuk memastikan cip prestasi tinggi diberikan dalam masa pembangunan pendek.

Dengan pengembangan teknologi proses, peluang menyebabkan percakapan salib isyarat telah meningkat. Bilangan lapisan kabel logam terus meningkat: dari 4 atau 5 lapisan dalam proses 0.35um ke lebih dari 7 lapisan kabel logam dalam proses 0.13um. Bila bilangan lapisan kabel meningkat, kapasitasi saluran bersebelahan juga akan meningkat. Selain itu, peningkatan cepat bilangan gerbang sirkuit dalam rancangan kompleks semasa memerlukan garis sambungan yang semakin panjang. Keperlawanan pada wayar panjang akan meningkat, dan wayar logam yang lebih tipis dan lebih tipis juga akan meningkat perlawanan disebabkan penurunan dalam saluran salib wayar sambungan. Walaupun proses sambungan wayar tembaga yang ada digunakan, masalah ini tidak boleh diselesaikan, tetapi ia hanya menunda masa untuk menyelesaikan masalah perlawanan.

Jelas sekali, pengaruh antara garis isyarat sebelah ini menguasai keputusan desain dan memerlukan model yang berbeza dan lebih tepat daripada sebelumnya. Kesan satu isyarat pada yang lain berkaitan dengan fasa relatif antara isyarat. Untuk isyarat dengan fasa yang sama, rangkaian mangsa dengan penerima dan penghantar kecil yang tersambung ke garis isyarat panjang 0.5 mm akan dipercepat dengan 30%. Untuk garis isyarat panjang 1mm, rangkaian mangsa akan dipercepat dengan 40%. Untuk isyarat dengan tahap bertentangan, rangkaian mangsa dengan penerima dan penghantar kecil yang tersambung ke garis isyarat panjang 0.5 mm akan memperlambat dengan 70%. Apabila panjang garis isyarat adalah 1mm, isyarat akan memperlambat dengan lebih dari 100%.

Satu cara untuk menyelesaikan masalah sambungan isyarat adalah untuk meningkatkan jarak antara garis isyarat logam. Dengan menggandakan ruang garis isyarat, percakapan salib isyarat pada garis isyarat 0.5 mm boleh dikurangkan dari 70% kepada 20%. Pergangguan pada garis isyarat panjang (garis isyarat 1mm) juga akan dikurangkan dari 100% ke 40%. Namun, perbualan salib antara isyarat masih wujud, dan kaedah untuk mengurangi perbualan salib antara isyarat dengan menggandakan jarak garis logam akan meningkatkan kawasan cip dan meningkatkan kesukaran kabel.

Ambil tindakan perisai

Cara lain untuk menyelesaikan masalah di atas adalah mengambil tindakan perisai. Tambah kuasa atau wayar tanah pada kedua-dua sisi wayar isyarat, dan percakapan salib isyarat akan dikurangkan. Menambah tindakan perisai ke sistem juga memerlukan semua komponen mempunyai bypass yang baik, dan pada masa yang sama, ia perlu memastikan bahawa bekalan kuasa dan tanah seharusnya "bersih" sebanyak mungkin. Sebenarnya, dari sudut pandang, penyelesaian ini lebih teruk daripada kaedah untuk menggandakan ruang garis logam. Ini kerana dalam kes ini jarak garis isyarat adalah 4 kali jarak garis minimum, jadi jenis tanah ini kaedah jarak garis akan meningkatkan kompleksiti kawat dengan tertib ukuran.

Namun, kaedah perisai mungkin lebih sesuai untuk beberapa garis isyarat. Contohnya, garis jam mempunyai kelajuan yang sangat tinggi dan pemacu dan penimbal terbesar tersambung ke garis isyarat tersebut. Teknologi gelung terkunci fasa boleh mengembalikan lambat isyarat tambahan pada pemacu dan penimbal. Bentangan yang betul memastikan persekitaran terisolasi dibentuk disekitar isyarat jam, dengan demikian mengurangkan gangguan isyarat jam ke isyarat data.

Dalam kaedah ini, jurutera rancangan menggunakan alat ekstraksi dan analisis untuk mengesan kawasan yang cenderung untuk masalah integriti isyarat, dan kemudian pilih beberapa daripada mereka dan selesaikan masalah di kawasan ini. Jika garis isyarat problematik terpisah antara satu sama lain, penulisan semula boleh menyelesaikan masalah. pendekatan yang lebih mudah adalah untuk mengubah saiz pemacu dan menambah penimbal ke rangkaian mangsa.

Proses sintesis logik sentiasa memilih pemacu yang sesuai berdasarkan nilai dijangka kira-kira muatan online. Secara umum, sintesis logik sentiasa memilih pemacu yang lebih kuat untuk mencapai kompensasi berlebihan muatan yang dijangka. Namun, muatan sebenarnya tidak diketahui sebelum desain fizikal selesai, dan muatan sebenar mungkin berubah dari -70% kepada +200% dibandingkan dengan situasi muatan yang dijangka. Kasus terburuk mungkin pemandu jangka pendek dengan muatan terlalu besar diikuti oleh pemandu jangka panjang yang dimuatkan ringan. Satu penyelesaian untuk masalah pemacu adalah menggunakan penimbal untuk membahagi baris panjang. Ini boleh mengurangkan panjang garis dan kapasitas sambungan, dan ia juga boleh mengurangkan muatan pada input penimbal ke aras muatan tunggal. Teknologi ini memastikan perubahan kecil dibuat dalam proses penempatan penimbal dan laluan untuk memastikan pelaksanaan perancangan aras bawah dan optimasi. Menambah langkah analisis masa statik ke aliran rancangan boleh mengendalikan masalah bunyi dan lambat. Tujuan ini adalah untuk mengintegrasikan langkah untuk menyelesaikan percakapan salib dan masa ke dalam satu aliran. Pertama, alat-alat ini mengekstrak parameter parasit selepas tempatan dan laluan. Kedua, menurut model muatan ekstrak, lambat isyarat dihitung tanpa mempertimbangkan mana-mana kesan perbualan salib. Lembatan ekstrak ini kemudian ditanda dalam desain dan alat analisis masa statik digunakan untuk menentukan masa yang salah. Selepas mendapat pendekatan pertama tetingkap masa, jurutera desain menambah lambat disebabkan perbualan salib dan semak sama ada masa akan melebihi tetingkap masa yang ditentukan. Aliran rancangan lengkap memerlukan tiga analisis masa statik.

Kepercayaan dan kemudahan penghasilan

Tenderasi dalam industri hari ini adalah bilangan gerbang cip terus meningkat, dan prestasi cip juga meningkat semasa saiz ciri berkurang. Teorem Moore mengatakan kelajuan jam dan bilangan gerbang sirkuit ganda setiap 18 bulan. Untuk menyimpan had kerja yang selamat dalam rancangan, penataran terus menerus teknologi proses memerlukan tenaga bekalan kuasa mesti dikurangi sesuai dengan itu. Pada masa yang sama, penggunaan tenaga pada setiap gerbang sirkuit juga menurun. Kekurangan tenaga bekalan kuasa dan kekurangan penggunaan kuasa pada setiap pintu selalu gagal mengikuti peningkatan bilangan pintu dan peningkatan frekuensi jam.

Contohnya, dalam generasi baru teknologi proses, pemproses prestasi tinggi mempunyai penggunaan tenaga direncanakan 300W dalam keadaan 1.8V tenaga bekalan tenaga. Saiz rata-rata cip ASIC akan mencapai 34 juta gerbang, dan frekuensi jam akan melebihi 450MHz. Semasa bekalan kuasa cip ASIC generasi seterusnya akan jauh lebih tinggi daripada cip yang wujud. Berbanding dengan rancangan ASIC yang sama dalam proses 0.35um, konsumsi kuasa cip ASIC 0.18um akan melebihi 6 kali, dan intensiti semasa akan melebihi 10 kali.

Peningkatan penggunaan kuasa dan semasa akan menyebabkan migrasi elektron. Akan ada migrasi logam pada rangkaian tidak arah kuasa tinggi disebabkan aliran semasa, terutama apabila semasa mengalir melalui bengkok garis isyarat atau ke ruang kecil. Fenomen pemanasan diri pada tahan tinggi garis isyarat melalui mana aliran semasa bidireksi juga boleh menyebabkan masalah migrasi.

Pengurangan saiz ciri cip juga memerlukan pengurangan sepadan saiz kawasan oksid gerbang. Kawasan potensi tinggi dalam sirkuit tukar boleh memegang elektron di kawasan oksid gerbang. Pemusnahan zon oksidasi dan perubahan yang berasal dari ambang pintu yang sepadan adalah proses kumulatif, yang berkaitan dengan frekuensi penyukaran dan bergantung pada kadar penyukaran isyarat.

Jika frekuensi penukaran dikekalkan di bawah had selamat, kehidupan operasi normal peranti boleh dijangka. Namun, cabaran adalah untuk mengembangkan kaedah baru untuk mengawal kesan elektron panas yang sepadan dengan frekuensi atau kadar pertukaran di atas had keselamatan. Pengguna mesti mengurai kesan ini sepenuhnya. Pertama, mereka mesti simulasi keadaan sementara sirkuit sel piawai dalaman. Kemudian mereka mesti membandingkan keputusan simulasi di bawah ketetapan densiti semasa dengan keputusan ujian struktur wafer silikon sebenar. Akhirnya, mereka perlu mencipta model peranti yang menerangkan dengan tepat peranti dan teknologi proses sebenar.

Analisis sirkuit mengikut beberapa kaedah yang berbeza, dan semua kaedah ini memerlukan pengiraan frekuensi penukaran sebenar. Satu cara untuk menyelesaikan masalah adalah untuk simulasi balasan yang tepat dari semua sirkuit berdasarkan model karakteristik. Pendekatan lain adalah untuk mengembangkan model kemungkinan untuk mendekati perilaku sebenar dalam struktur silikon.

Untuk menyelesaikan masalah yang berkaitan dengan migrasi logam dan suntikan elektron panas, kaedah pertama adalah untuk menyisipkan penimbal pada wayar panjang, yang biasanya mempunyai arus yang lebih tinggi dan kelajuan penyukaran isyarat yang lebih cepat. Seharusnya dinaikkan bahawa jika kelajuan penimbal hanya lebih rendah dari pemacu, kaedah ini boleh mengurangkan kapasitasi muatan pada garis isyarat dan mengurangkan kadar pertukaran isyarat. Solusi lain yang mungkin adalah untuk mengubah pemacu dan unit penerima.

Kesan antena dan bunyi

Proses pencetakan plasma pada lapisan logam memaksa muatan untuk berkumpul di pintu IC. Nisbah kawasan pintu yang lebih kecil dan lebih kecil kepada panjang yang semakin meningkat garis isyarat sambungan akan menghasilkan tekanan bahagian kondensatif, yang akan merusak peranti, yang merupakan proses kumulatif. Kaedah asas untuk minimumkan kesan antena ini adalah untuk hadapi nisbah kawasan logam ke lingkungan, dan hadapi nisbah kawasan grid ke lingkungan. Penerimaan peraturan tersebut boleh mengurangkan proses akumulasi dan pemindahan muatan.

Strategi alternatif lain ialah menggunakan alat kabel yang bergantung pada peraturan kabel pembayaran antena. Dengan cara ini, arus antena boleh dicegah atau diminumkan, tetapi kos kaedah ini ialah kawasan cip lebih besar. Kaedah lain yang mungkin adalah untuk menyambungkan antena panjang ke kawasan penyebaran, dan guna perlahan penyebaran untuk memindahkan muatan ke kawasan lain (seperti substrat). Akhirnya, penyisipan penimbal juga boleh mengurangi panjang baris dan menyisipkan penentang penyebaran (jenis-P atau saluran transistor output N-jenis) sebagai laluan penentang kepada bekalan kuasa atau tanah.

Pertumbuhan penggunaan kuasa dan semasa bekalan kuasa juga akan membawa masalah lain. Strom besar akan menyebabkan tekanan jatuh pada garis bekalan kuasa. Oleh itu, apabila semasa mengalir melalui rangkaian bekalan kuasa tidak-sifar, titik tegangan IR akan dijana, dengan itu mengurangkan tegangan yang mencapai pintu. Kaedah untuk mengurangi perlawanan pada rangkaian bekalan kuasa diharamkan oleh kawasan cip dan congestion wayar. Ekstraksi dan analisis dalam tahap pengesahan fizik memerlukan proses simulasi dan analisis kompleks, cip penuh, yang termasuk simulasi dan analisis proses sementara, induktansi dan kesan kapasitasi.

Namun, selepas tempatan dan laluan selesai, terdapat sedikit atau tiada kemungkinan untuk menyelesaikan masalah yang disebut di atas, jadi keadaan akan lebih teruk. Cara terbaik untuk menyelesaikan masalah penggunaan kuasa adalah untuk melakukan kajian serius mengenai rancangan dan strategi pelaksanaan rancangan pada tahap awal rancangan dan bahkan pada tahap rancangan RTL. Analisis kuasa yang tepat RTL mesti terhubung dengan implementasi logik dan fizik untuk memastikan kualiti rancangan akhir.

Alat desain generasi seterusnya

Untuk menyelesaikan masalah di atas, seluruh proses desain perlu ditatar lebih lanjut untuk menjadi set alat yang boleh mempertimbangkan pelbagai kesan berbeza dan penilaian desain. Alat mesti mempunyai kemampuan untuk menghantar data cerdas. Contohnya, piawai Format Pustaka Lanjutan (ALF) yang muncul yang menyokong model matematik boleh menghantar atribut berbilang tanpa mengubah format perhitungan dan data asal. Untuk rancangan yang sangat kompleks dan menuntut, perlu rancangan penyelesaian masalah pada tahap awal proses rancangan, kerana perbaikan pada masa ini adalah yang paling berkesan. Pautan diantara reka-reka, pengesahan, tempatan dan laluan, dan pengesahan fizik akhir semua memerlukan pertukaran data yang konsisten, tanpa memerlukan untuk mengubahsuai data atau melakukan pengiraan tambahan.

Dengan ALF, pengguna boleh menghasilkan vektor ujian untuk memeriksa konsumsi kuasa dan migrasi elektron, dan pada masa yang sama, mereka juga boleh menguji fungsi cip. Vektor ujian boleh guna rujukan kebarangkalian data cip ekstrak untuk memastikan ketepatan yang diperlukan. Penggunaan kaedah ini boleh periksa dengan teliti keseluruhan proses desain. Dalam proses reka-reka tahap-daftar awal reka-reka, jurutera boleh minimumkan percakapan salib isyarat melalui perancangan berhati-hati, perancangan tahap bawah, dan analisis kuasa. Pemacu jam asynchronous yang dikembangkan untuk bahagian tertentu rancangan akan mengurangi gelombang kuasa penukaran bersamaan seluruh cip, sementara pada masa yang sama mengurangi bunyi dan jatuh IR pada rangkaian bekalan kuasa.

Malangnya, alat perisian komersial yang ada mempunyai nilai aplikasi yang sangat terbatas untuk desain produk generasi seterusnya.

Walaupun kebanyakan pembuat ASIC mempunyai pasukan pembangunan alat dalaman mereka sendiri, dan kerja utama jabatan pembangunan ini adalah untuk mengintegrasikan beberapa alat individu ke dalam proses lengkap, dan merancang beberapa persekitaran operasi automatik untuk alat-alat ini sehingga alat-alat ini boleh berdasarkan skrip Automatik untuk dijalankan. Kerana alat perisian komersial yang ada tidak dapat menyelesaikan masalah yang dihadapi oleh desain, dalam masa depan yang dekat kita akan melihat bahawa bilangan alat desain yang dikembangkan secara dalaman oleh penghasil ASIC akan terus meningkat.

Namun, masalah dengan alat yang dikembangkan oleh penyedia ASIC adalah bahawa alat-alat ini memerlukan lebih sokongan dan latihan daripada alat perisian komersial, kerana pembangun alat dalam penyedia ASIC tidak bertanggungjawab untuk membuat alat mudah digunakan dan boleh dikekalkan. . Mereka hanya cuba untuk menyediakan penyelesaian cepat untuk beberapa masalah utama yang dihadapi oleh pengguna dalaman - iaitu, pasukan jurutera desain.