Teknik PCB - ​ Beberapa hasil ujian berbeza langkah penyelenggaran PCB

Faktor penghalangan utama bagi sistem ujian fungsi PCB secara talian adalah bahawa kemampuan pemacu terbalik untuk menyerap/lepaskan semasa terlalu kuat, sehingga menutupi fenomena kegagalan pin input cip yang sedang diuji. Contohnya, kekuatan pin input kebanyakan cip sangat tinggi (lebih dari 1 megaohm). Jika fungsi dalaman pin input rosak, impedance pin mungkin dikurangkan kepada kira-kira 20 ohms, yang akan menyebabkan masalah penggemar keluar dalam cip memandu pin input, kegagalan Circuit berlaku kerana kebanyakan cip hanya boleh memandu arus output kira-kira 10 mA. Namun, instrumen ujian pemacu terbalik umum boleh memandu pin input dengan impedance 20 ohms, - yang membolehkan cip dengan pin input yang rosak untuk lulus ujian berfungsi. QT200 boleh memandu nod di atas 8 ohms (kurang dari 8 ohms dianggap sebagai sirkuit pendek), yang merupakan masalah utama sistem ini.

Alasan untuk gagal ujian PCB:

Fungsi cip rosak

Masalah kelajuan/masa

Status pin cip (mengambang, impedance tinggi,

Jam, sambungan tidak sah)

Baris atau status pintu OC

Masalah penghapusan

Klasifikasi hasil ujian ICFT

Ujian lulus

Ujian gagal

Peranti tidak diuji sepenuhnya

Peranti adalah sama

Percomparasi peranti tidak sama

(2) Bagaimana untuk menangani keputusan ujian PCB yang berbeza

Apabila hasil "ujian gagal" muncul

Periksa sama ada pemasangan ujian disambung ke cip yang salah dan sama ada ia disambung dengan baik ke cip yang diuji. Semak sama ada ada pin terbuka (papar HIZ) dari tetingkap status pin, dan sama ada pin kuasa dikesan. Uji semula selepas memperbaiki masalah ini.

Jika keputusan masih "ujian gagal", alih tetikus ke tetingkap status pin dan klik butang kiri untuk papar impedance pin. Compare impedance of the pin with the error with the impedance of another pin with the same function. Jika ralat ujian berlaku pada pin output tertentu cip, periksa sama ada impedance pin ini konsisten dengan pin output lain (perhatikan bahawa impedance pada masa ini adalah impedance ke tanah diukur apabila cip diaktifkan).

Jika impedance dibandingkan adalah kira-kira sama, turunkan asas masa ujian atau nilai ambang, dan kemudian uji lagi. Jika ujian berlalu kali ini, ia bermakna ralat ujian cip adalah isu masa. Ini mungkin pin output disambung ke peranti kapasitatif. Kerana proses pembuangan kondensator, keadaan pin output menjadi lambat. Jika ujian selepas mengatur asas masa atau nilai ambang boleh lulus, anda boleh pastikan 90% bahawa peranti tidak rosak, dan anda boleh pergi untuk uji cip berikutnya pada masa ini.

Jika ujian masih gagal selepas menyesuaikan pangkalan masa atau ambang, periksa sama ada pengasingan diperlukan. Jika pengasingan tidak diperlukan, pergi terus ke langkah 5.

Jika ia boleh dilihat dari status pemasangan bahawa sebab kegagalan ujian ialah pin output tidak boleh mencapai aras logik normal, kemudian turunkan ambang ujian dan ujian lagi. Jika ujian dengan nilai ambang longgar boleh lulus pada masa ini, ia bermakna bahawa muatan yang disambung dengan cip terlalu berat, atau kemampuan pemacu output cip sendiri telah rosak, dan ia tidak boleh menyerap atau melepaskan semasa yang diperlukan oleh muatan normal. Apabila ini berlaku, pengguna mesti memberi perhatian istimewa. Solusi adalah untuk menguji semula impedance pin output ke tanah apabila papan di bawah ujian diaktifkan atau tidak. Anda juga boleh guna kaedah QSM/VI pada papan yang sedang diuji. Uji lengkung VI setiap pin output cip di bawah dua keadaan kuasa-on dan matikan.

Compare the measured impedance of each output pin to ground. Jika impedance diukur tanpa kuasa adalah kira-kira sama, dan impedance pin output dengan ralat ujian lebih tinggi daripada impedance pin output lain apabila kuasa diaktifkan, ia bermakna fungsi cip rosak (impedance tinggi Keadaan tidak boleh menyerap atau melepaskan semasa yang diperlukan), cip patut diganti.

Mengbandingkan lengkung VI setiap pin output, jika impedance bagi pin output tertentu jauh lebih rendah daripada impedance bagi pin output lain, ia bermakna bahawa masalah berada dalam muatan fan-out yang tersambung dengan pin itu. Mengesan kekuatan semua pin input cip yang tersambung dengan pin ini, dan mencari tahu titik sirkuit pendek sebenar.

Untuk mencari lebih lanjut penyebab akar masalah, penutup hidung rata boleh digunakan untuk memegang pin output pada cip yang diuji yang mempunyai ralat ujian, kemudian diuji semula. Jika ujian berlalu pada masa ini, ia menunjukkan bahawa ia benar-benar masalah dengan muatan yang tersambung pada cip.

2 Apabila keputusan "peranti tidak diuji sepenuhnya" muncul

Apabila pin output cip yang diuji tidak berputar semasa ujian (iaitu, simpan potensi tertentu tinggi atau rendah dalam tetingkap ujian), sistem akan meminta "peranti tidak diuji sepenuhnya" (tetingkap bentuk gelombang pada skrin tidak muncul apabila maklumat muncul) Tanda mana-mana ralat ujian). Contohnya, pin input dari gerbang 7400 NAND dikurangkan ke tanah, pin output yang sepadan akan sentiasa tinggi, dan maklumat di atas akan muncul bila menguji cip.

Jika pengguna mempunyai diagram skematik PCB papan yang sedang diuji, ia boleh tentukan dengan mudah sama ada status sambungan pin cip adalah normal.

Jika pengguna telah belajar papan yang baik, status sambungan normal cip yang belajar juga akan direkam. Apabila menguji papan buruk, sistem secara automatik membandingkan hasil belajar dengan papan yang baik. Jika hasil perbandingan berbeza, ia bermakna papan buruk mempunyai sambungan haram; jika hasil perbandingan adalah sama, anda boleh abaikan maklumat "peranti tidak diuji sepenuhnya" dan pergi menguji cip berikutnya.

Jika cip di bawah ujian adalah peranti OC dan dirancang sebagai keadaan "wire-OR" pada litar PCB, output cip mungkin dipengaruhi oleh cip lain yang mempunyai hubungan wire-OR dengannya. Contohnya, jika logik input cip tertentu membuat output ditetapkan pada tahap rendah, output cip yang diuji juga akan ditetapkan pada tahap rendah. Pada masa ini, menguji sistem cip juga akan meminta "peranti tidak diuji sepenuhnya". Pengguna peranti seperti ini patut memberi perhatian istimewa padanya. Ia dicadangkan untuk menggunakan kaedah QSM/VI untuk menilai titik ralat PCB dengan membandingkan lengkung VI semua pin fungsi yang sama pada cip ujian.