Teknik PCB - Teknologi simulasi aras papan dalam reka papan PCB

Sebagaimana kompleksiti dan densiti papan sirkuit terus meningkat, tugas menguji dan nyahpepijat titik ujian terbatas menggunakan osciloskop dan analisis logik telah menjadi semakin berat, dan efisiensi semakin rendah. Simulator EDA yang muncul dan pelayar bentuk gelombang menggunakan ribuan domain masa untuk memantau isyarat, dan boleh meningkatkan skop penyahpepijatan. Artikel ini akan memperkenalkan secara terperinci fungsi kuat teknologi simulasi aras papan dan perannya dalam pendekatan desain papan sirkuit dan siklus produksi.

Tidak peduli seberapa lanjut alat pembangunan, kekurangan besar atau kecil akan jelas muncul semasa keseluruhan proses pembangunan, dan mereka mungkin tersembunyi dalam berbagai tahap desain, implementasi dan CAD. Ia tidak mengerikan mempunyai cacat. Ia penting untuk mencari dan menghapuskan cacat-cacat ini secepat mungkin, supaya secara efektif menyimpan wang dan masa. Peran alat simulasi aras papan adalah untuk membantu desainer PCB melakukan kerja penyahpepijatan lebih cepat sebelum dan selepas papan sirkuit dihasilkan.

Teknologi simulasi aras papan

Langkah utama simulasi aras papan adalah sebagai berikut:

a. Buat rancangan ujian

Langkah pertama simulasi adalah untuk mengembangkan rancangan ujian lengkap, yang sepatutnya mencerminkan keperluan khusus produk dalam terma simulasi aras papan. Rancangan ujian boleh dibahagi ke dua tahap untuk dilaksanakan, tahap 1 adalah ujian antaramuka tunggal; tahap 2 adalah ujian fungsi keseluruhan papan sirkuit.

Tahap 1 perlu menentukan secara jelas jenis dan skop antaramuka dan mengisolasinya sepenuhnya, seperti pengasingan antara pemproses dan antaramuka memori. Kemudian membuat kes ujian untuk memeriksa prestasi sambungan dan karakteristik masa antaramuka.

Tahap 2 memerlukan papan sirkuit untuk dibahagi ke beberapa blok fungsi (blok fungsi boleh dilengkapi dengan satu atau lebih antaramuka). Setelah setiap antaramuka disahkan berfungsi dengan betul dalam tahap pertama, sasaran boleh dikunci pada fungsi modul tunggal, iaitu, seluruh papan sirkuit dianggap sebagai kotak hitam. Pada masa ini, anda boleh guna fungsi terperinci modul ujian vektor yang sesuai untuk menangani masalah masa yang disintesis dan data khusus blok fungsi.

b. Penciptaan persekitaran simulasi

Sebelum simulasi, persekitaran simulasi lengkap perlu ditetapkan untuk menyokong, proses dan balas balik pelbagai isyarat input dan ukur isyarat output.

Persekitaran simulasi patut termasuk berikut: 1. Pemeriksa dan monitor; 2. Senarai jaringan; 3. Model; 4. Struktur direktori;

1. Pemeriksa dan pemantau

Selepas rancangan ujian disediakan, ralat atau cacat akan direkam secara automatik. Apabila isyarat kegembiraan input ditambah ke papan sirkuit, semua orang berharap untuk mendapatkan keputusan output ideal, tetapi keputusan simulasi mungkin baik atau buruk. Pada masa ini, ia mengambil banyak masa untuk menganalisis hasil output. Jika anda menulis skrip untuk perbandingan, anda boleh mengelakkan kerja analisis yang memakan masa ini. Selain itu, menggunakan bendera untuk menunjukkan keadaan ralat semasa simulasi juga boleh mencapai kesan yang sama.

Apabila simulasi masalah masa dan integriti data, kami panggil tugas yang digunakan untuk menunjukkan cacat monitor, dan skrip yang digunakan untuk simulasi ciri-ciri fungsi dan membandingkan hasil akhir dipanggil pemeriksa. Kaedah ini mungkin mengambil sedikit masa pada permulaan, tetapi ia boleh mengurangkan banyak masa untuk carian bentuk gelombang dan analisis keputusan dalam fase ujian sebenar.

2. Senarai Rangkaian

Alat input skematik biasa digunakan semua mempunyai fungsi untuk menghasilkan senarai rangkaian Verilog/VHDL. Senarai rangkaian ini mengandungi semua komponen dan sambungan rangkaian antara komponen. Selain itu, komponen dan nama port dalam senarai rangkaian diwakili oleh simbol.

3. Model

Simulasi memerlukan model HDL bagi setiap komponen. Pustaka model Verilog/VHDL cip piawai boleh diperoleh dari Synopsys atau penyedia lain. Fungsi model ini sama sekali dengan komponen sebenar, dan masa boleh diubah secara fleksibel untuk memenuhi keperluan komponen terbaru. Seperti yang disebut di atas, nama komponen dan port dalam senarai rangkaian sama dengan nama yang dinyatakan bila skema dimasukkan, tetapi nama komponen dan port yang digunakan dalam model sebenar mungkin berbeza dari nama yang digunakan dalam senarai rangkaian. Untuk menyambung port dalam senarai rangkaian ke model dengan betul, fail pakej perlu dicipta. Fail hanya menyediakan hubungan pemetaan port antara senarai rangkaian dan model sebenar, dan ia direka secara khusus untuk komponen yang mempunyai nama port yang berbeza dalam model dan senarai rangkaian. Bina. Contohnya, nama simbol pin komponen adalah OE_, tetapi port dalam model dinamakan oe_n. Pada masa ini, fail pakej seperti diperlukan untuk menetapkan hubungan antara pin simbol dalam senarai jaring dan port model.

4. Struktur direktori

Biasanya perancang PCB perlu menetapkan struktur direktori yang betul untuk mengesan isyarat input/output proses simulasi. Direktori ini boleh digunakan untuk membezakan jenis fail persekitaran yang berbeza. Jenis fail ini termasuk: cs, model pembangunan setempat, monitor/pemeriksa, skrip, senarai rangkaian papan, fail log, fail dump, dan sebagainya. Struktur direktori yang baik boleh memudahkan pengurusan dan pengesan semua fail persekitaran/kod.

Guna bingkai/deframer sebagai objek blok fungsi simulasi (menganggap pengawal bas PCI, pengawal sistem dan arbiter boleh berfungsi secara biasa, ujian yang perlu dilakukan hanya untuk bingkai/deframer sistem ), masukkan isyarat kegembiraan dari sisi PCI, periksa hasil output di sisi garis digital T1/E1, dan kemudian lakukannya sebaliknya.

Berikut adalah beberapa situasi ujian biasa: 1. Bingkai dengan kandungan data yang berbeza; 2. Lengahan bingkai; 3. Bingkai super atau bingkai super lanjutan dengan tetapan parameter berbeza; 4. Bingkai dengan ralat CRC Tunggu.

Anda boleh simulasi blok fungsi lain dengan cara yang sama dan semak hasil simulasi. Gagal berikut boleh berlaku semasa fasa ujian ini: 1. Dua antaramuka berbeza dalam blok fungsi berbeza mempunyai nama rangkaian yang sama, dan ini biasanya menyebabkan sirkuit pendek. 2. Masalah integrasi sistem, seperti penghalaan isyarat melompat dari antaramuka ke antaramuka lain. 3. Format data antaramuka tidak boleh disokong oleh antaramuka lain. Tahap ini juga dipanggil simulasi saluran data papan sirkuit.

Kemampuan simulasi

Berikut adalah beberapa tip untuk simulasi aras papan: 1. Untuk komponen PCB yang boleh diprogram, cuba gunakan fail-label belakang. Fail ini mengandungi maklumat masa input dan isyarat output yang boleh dijangka; 2. Periksa semua deskripsi rangkaian bekalan kuasa dalam senarai rangkaian, dan isi segera jika ada apa-apa ketinggalan; 3. Senarai jaringan terakhir tidak akan melekat ke papan sirkuit. Komponen di atas perlu dicatat.

Walaupun simulasi fungsi mempunyai beberapa keuntungan yang luar biasa di atas, ia juga mempunyai keterangan tertentu, membuat keputusan simulasi tidak dapat sama sekali sama dengan papan sirkuit PCB sebenar. Hadangan ini dipaparkan dalam: 1. Kekurangan pengenalan rangkaian kuasa berbeza, kerana dalam HDL, walaupun rangkaian bekalan kuasa boleh dinyatakan tetapi nilai khusus tidak dapat dinyatakan, seperti 5V atau 3.3V. Versi semasa HDL belum menyokong ciri ini. 2. HDL tidak dapat simulasi antaramuka analog. 3. Simulasi jenis ini tidak dapat mencari masalah berkaitan dengan kemampuan pemacu. 4. Melakukan ujian memori memerlukan fail dump yang besar dan masa pelaksanaan yang panjang.