Teknik PCB - Projek dan proses sistem cip tunggal PCB (SOC)

Dengan pembangunan teknologi proses VLSI, skala cip semakin besar dan semakin besar, dan jutaan sirkuit tahap gerbang boleh disertai pada cip. Pembangunan berbagai teknologi proses yang sesuai boleh mengintegrasikan jenis peranti yang sangat berbeza pada cip yang sama. Ia membuka pendekatan teknologi luas untuk integrasi sistem. Benar-benar dipanggil integrasi cip aras sistem, tidak hanya meletakkan beberapa sirkuit logik digital dengan fungsi kompleks pada cip yang sama untuk membuat sistem digital satu-cip lengkap, tetapi juga termasuk jenis lain peranti fungsi elektronik pada cip. Seperti peranti analog dan memori dedikasi, beberapa aplikasi mungkin dikembangkan, termasuk peranti frekuensi radio dan bahkan MEMS. Biasanya cip aras sistem patut termasuk sistem digital dan peranti elektronik analog pada cip tunggal sekurang-kurangnya.

Sistem dedikasi diperlukan. Oleh itu, pembangunan rancangan SOC akan bermain peran penting dalam industri rancangan sirkuit terintegrasi masa depan. Artikel ini membahas teknik desain dan kaedah pemprosesan yang diperlukan untuk sistem cip tunggal berdasarkan ciri-ciri cip aras sistem. Kerana desain cip aras sistem-cip tunggal mempunyai keuntungan yang lebih besar dibandingkan dengan sistem-cip berbilang dalam terma kelajuan, konsumsi kuasa, dan kos. Selain itu, spesifik sistem elektronik mempunyai aplikasi yang berbeza.

1. Ciri-ciri Sistem-pada-Chip

Ia mempunyai ciri-ciri berikut: Cip aras sistem adalah cip tunggal untuk menyadari integrasi sistem elektronik penuh.

1. Skala besar dan struktur kompleks.

Dan struktur sirkuit juga termasuk memori flash MPUSRA MDRA MEPROM, ADCDA C dan sirkuit frekuensi analog dan radio lain. Untuk memperpendek masa untuk pasar, jutaan gerbang atau bahkan ratusan juta komponen dirancang. Titik permulaan desain diperlukan untuk lebih tinggi daripada yang ASICs biasa, dan anda tidak boleh bergantung pada logik as as dan unit sirkuit sebagai unit asas, tetapi guna komponen atau modul yang lebih besar dipanggil IP ciri-ciri intelektual. Dalam kaedah pengesahan, kaedah pengesahan isyarat-campuran yang mana sirkuit digital dan analog digabungkan patut diterima. Untuk menguji setiap modul secara efektif, terutama IP, diperlukan untuk direka untuk kebenaran.

2. Kelajuan tinggi dan hubungan masa yang dekat.

Ia membawa banyak masalah kepada desain, seperti frekuensi jam sistem sehingga ratusan megabyte dan hubungan masa yang rumit dalam dan antara modul. Seperti pengesahan masa, rancangan kuasa rendah dan kesan frekuensi tinggi seperti integriti isyarat, gangguan elektromagnetik, dan percakapan salib isyarat.

Dalam kes sub-mikron dalam, lambat jejak menjadi tidak diperlukan dibandingkan dengan lambat gerbang, dan teknologi proses sub-mikron dalam kebanyakan digunakan dalam cip aras sistem. Dan menjadi faktor utama. Selain itu, hubungan masa yang rumit bagi cip aras sistem meningkatkan kesukaran masa yang sepadan dalam sirkuit. Momen baris-baris yang sangat kecil dan jarak lapisan proses sub-mikron dalam meningkatkan sambungan isyarat antara baris dan lapisan. Selain frekuensi operasi sistem yang sangat tinggi, gangguan elektromagnetik dan percakapan salib isyarat teruk, membuat pengesahan rancangan sukar.

2. Teknologi desain SOC

1 Hasilkan penggunaan semula

Ia tidak mungkin untuk merancang sistem-pada-cip dengan skala jutaan gerbang dari kosong. Untuk membina desain pada tahap yang lebih tinggi. Ia diperlukan untuk menggunakan lebih banyak teknologi pembilang IP. Hanya dengan cara ini rancangan boleh diselesaikan dengan cepat, memastikan kejayaan rancangan, dan mendapatkan SOC harga rendah untuk memenuhi permintaan pasar.

Untuk desain dan penggunaan masa depan. Core biasanya dibahagi menjadi tiga jenis. Guna semula rancangan berdasarkan inti inti (CORE), dan pelbagai sirkuit modul sel super makro yang disahkan dibuat menjadi inti inti. Satu dipanggil inti keras, yang disambung dengan proses tertentu. Bentangan fizikal sistem telah disahkan oleh ujian filem. Ia boleh dipanggil secara langsung oleh rancangan baru sebagai modul fungsi spesifik. Yang kedua ialah inti lembut, ditulis dalam bahasa keterangan perkakasan atau bahasa C, dan digunakan untuk simulasi fungsi. Yang ketiga adalah kuat inti (inti lembut kuat) dikembangkan berdasarkan inti lembut komprensif dengan rancangan bentangan. Pada masa ini, kaedah penggunaan semula rancangan bergantung secara besar pada inti kuat, yang menggabungkan keterangan aras-RTL dengan perpustakaan sel piawai spesifik untuk optimasi logik Komprensif untuk membentuk senarai rangkaian aras-pintu, dan akhirnya membentuk inti kuat yang diperlukan oleh rancangan melalui alat bentangan. Kaedah sintesis RTL lembut ini menyediakan beberapa fleksibiliti rancangan, dan boleh digabungkan dengan aplikasi khusus, keterangan diubahsuai dengan sesuai, dan disahkan semula untuk memenuhi keperluan aplikasi khusus. Selain itu, dengan pengembangan teknologi proses, perpustakaan baru juga boleh digunakan untuk mengintesis semula, optimize, tempat dan laluan, dan mengesahkan semula untuk mendapatkan inti keras dalam syarat proses baru. Kaedah ini digunakan untuk mencapai penggunaan semula desain dan kaedah desain modul tradisional. Efisiensi boleh ditambah 2-3 kali. Oleh itu, rancangan digunakan semula sebelum proses 0.35um kebanyakan diselesaikan dengan kaedah sintesis inti lembut RTL ini.

Submikron dalam (DSM menjadikan sistem-pada-cip lebih besar dan lebih kompleks. Kaedah komprensif ini akan menghadapi masalah baru, dengan pembangunan teknologi proses. Kerana semasa proses berkembang ke saiz 0.18um atau lebih kecil, tidak perlu mengendalikan dengan tepat Lembatan pintu adalah lambat antara sambungan. Selain ratusan megabyte frekuensi jam, hubungan masa antara isyarat s sangat ketat, jadi sukar menggunakan kaedah sintesis RTL lembut untuk mencapai tujuan desain dan penggunaan semula. Sistem-pada-cip berdasarkan perancangan inti mengubah kaedah reka dari reka sirkuit ke reka sistem. Fokus desain akan bergerak dari sintesis logik hari ini, penempatan dan laluan aras-gerbang, pos-simulasi ke simulasi aras-sistem, perisian dan persaudaraan, dan desain fizik yang menggabungkan beberapa inti. Memaksa industri desain untuk polarizasi, satu adalah untuk berputar ke sistem, menggunakan IP untuk desain sistem dedikasi prestasi tinggi dan kompleks tinggi. Yang lain ialah untuk merancang inti di bawah DSM dan masukkan desain lapisan fizikal untuk membuat prestasi inti DSM lebih baik dan lebih dipercayai. Ujian bertemu.

2. Ralat kuasa rendah

Akan ada puluhan watt atau ratusan watt penggunaan tenaga. Penggunaan kuasa besar membawa masalah dalam terma pakej dan kepercayaan. Sistem-pada-cip bekerja pada frekuensi jam ratusan megabyte kerana integrasi lebih dari satu juta gerbang. Oleh itu, rancangan untuk mengurangi konsumsi kuasa adalah keperluan yang tidak dapat dihindari untuk rancangan cip aras sistem. Dalam rancangan, kita perlu mula mengurangi konsumsi kuasa cip dari banyak aspek.

Mengurangi tenaga operasi adalah satu aspek, aspek desain sistem. Tetapi tekanan operasi terlalu rendah akan mempengaruhi prestasi sistem. Kaedah yang lebih dewasa adalah menggunakan mod tidak bergerak (mod tidak bergerak dan mod konsumsi kuasa rendah). Apabila tiada tugas, sistem berada dalam keadaan menunggu atau dalam mod penggunaan kuasa rendah dengan tenaga rendah dan frekuensi jam rendah. Penggunaan bekalan kuasa boleh diprogram adalah untuk mendapatkan prestasi tinggi dan konsumsi kuasa rendah. Kaedah penggunaan tenaga yang efektif.

Kerana struktur sirkuit komplementari mempunyai pasangan transistor PNMOS pada setiap input pintu, struktur sirkuit komplementari tradisional digunakan sebanyak mungkin dalam struktur konfigurasi sirkuit. Muatan kapasitatif besar terbentuk. Apabila sirkuit CMOS berfungsi, penggunaan kuasa untuk memuatkan dan memuatkan tombol kapasitasi muatan mengandungi lebih dari 70% daripada penggunaan kuasa keseluruhan. Oleh itu, konfigurasi struktur sirkuit bagi submikon dalam kebanyakan dipilih untuk kumpulan struktur sirkuit dengan kapasitasi muatan rendah. Keadaan, seperti logik tukar, logik Domino dan logik NP, membuat kelajuan dan penggunaan kuasa lebih optimum.

Sistem dengan frekuensi ratusan megabyte tidak boleh berfungsi di mana-mana dengan frekuensi ratusan megabyte, dan rancangan logik kuasa rendah. Gerbang kuasa rendah boleh digunakan untuk bahagian-bahagian sirkuit di mana kelajuan tidak tinggi atau kemampuan pemandu tidak besar, untuk mengurangi konsumsi kuasa sistem. Oleh itu, desain optimizasi kuasa rendah ditambah dalam sintesis logik, dan sirkuit unit dengan konsumsi kuasa rendah digunakan sebanyak mungkin di bawah prerekwiżit untuk memenuhi kelajuan kerja sirkuit.

Hampir semua sirkuit output MOS menggunakan pasangan paip P dan NMOS komplementari, dan menggunakan teknik desain sirkuit tenaga rendah. Semasa proses penukaran, dua peranti diaktifkan pada masa yang sama, yang menyebabkan banyak penggunaan kuasa. Ada banyak kaki pada cip aras sistem dan frekuensi sirkuit tinggi. Fenomen ini lebih serius. Oleh itu, masalah ini perlu dihindari sebanyak mungkin dalam rancangan sirkuit. Nampaknya mengurangkan konsumsi tenaga.

2. Teknologi desain ketentuan

Keras itu terkubur dalam cip. Name inti tidak boleh diuji secara lanjut. Ia hanya boleh digunakan sebagai sebahagian dari cip aras sistem selepas cip aras sistem dihasilkan. Ujian pada cip dan cip pada masa yang sama. Oleh itu, ada banyak kesulitan dalam ujian cip aras sistem. Pertama-tama, inti adalah pilihan orang lain. Penjana inti mungkin tidak mempunyai pemahaman yang baik tentang inti, dan tidak mempunyai pengetahuan dan kemampuan untuk menguji inti. Kerja dikubur dalam cip, dan ujian inti terpisah tidak boleh diproses dengan kaedah ujian satu inti independen. Pusat dan sumber ujian periferik hanya boleh disambungkan melalui akses modul sirkuit tertentu, kaedah umum Ada yang berikut:

Sambungkan hujung I/O inti secara langsung ke hujung pemimpin-keluar cip, 1 teknologi akses langsung selari. Atau terminal I/O inti dan terminal pemimpin cip dikongsi oleh multiplexer. Kaedah ini sering digunakan untuk cip dengan kurang inti ditetapkan ke dalam cip atau cip dengan terminal yang banyak yang tersedia. Keuntungan akses langsung selari adalah bahawa ia boleh menggunakan secara langsung kaedah ujian inti independen untuk menguji inti terperangkap pada cip.

Kaedah ini adalah untuk menetapkan rantai imbas disekitar inti, 2 kaedah masukan pautan imbas berantai. Semua I/O inti boleh disambung ke periferi secara langsung. Melalui rantai imbas, corak ujian boleh dihantar ke titik ujian, dan hasil balas ujian juga boleh dihantar. Teknologi imbas sempadan adalah kaedah capaian khusus. Keuntungan kaedah pengimbasan berantai ialah ia menyimpan port pemimpin-keluar. 3 akses ke organisasi ujian berfungsi, kaedah ini adalah untuk mengakses modul logik disekitar inti untuk menghasilkan atau menyebarkan corak ujian. Ujian diri pada cip adalah salah satu daripada mereka. Akses pada-cip untuk menguji sumber digunakan untuk menguji inti khusus. Ujian-diri mengurangkan kompleksiti modul akses periferik, dan hanya antaramuka ujian sederhana diperlukan. Kaedah ini boleh digunakan untuk kebanyakan ujian memori, dan logik ujian diri dan inti memori direka bersama-sama.

Untuk memastikan setiap inti betul. Ujian salib-core juga perlu dilakukan melalui sirkuit logik sekeliling. Ujian cip aras sistem lengkap patut termasuk ujian dalaman inti. Selain menguji sirkuit logik yang ditakrif pengguna. Tugas desain ketentuan semasa desain cip adalah menyambung peranti ujian dan sirkuit aras sistem yang sedang diuji ke dalam mekanisme bersatu melalui sirkuit ujian DFT. Laluan capaian setiap inti boleh disambung ke hujung I/O utama cip melalui multiplexer, laluan capaian ujian boleh disambung ke bas cip, atau titik ujian yang perlu dikawal dan dilihat boleh disambung ke Rangkaian imbas. Bentuk keseluruhan bersatu yang boleh dikawal oleh peranti ujian.

4 Sintesis fizik SOC submikon dalam

Lembatan bergantung pada bentangan fizikal. Oleh itu, kaedah desain tradisional atas-bawah hanya tahu lambat selepas selesai bentangan fizikal. Jika ralat masa ditemui pada masa ini, faktor lambat utama ialah lambat antara sambungan disebabkan masa sub-mikron yang dalam. Harus kembali ke bahagian depan, mengubah rancangan bahagian depan atau bentangan semula, rancangan berulang semacam ini dari tempatan dan laluan ke sintesis semula mungkin perlu dilakukan banyak kali untuk mencapai tujuan masa. Bila saiz ciri berkurang, pengaruh garis sambungan semakin besar. Kaedah rancangan tradisional sintesis logik dan tempatan dan laluan terpisah telah menjadi tidak dapat memenuhi keperluan rancangan. Sintesis logik dan bentangan mesti terhubung lebih dekat, dan kaedah sintesis fizik digunakan untuk membolehkan perancang mempertimbangkan kedua-dua isu fungsi tahap tinggi, isu struktur, dan isu bentangan tahap rendah pada masa yang sama. Proses sintesis fizikal dibahagi ke tiga tahap: perancangan awal, perancangan RTL dan perancangan aras gerbang. Dalam tahap perancangan awal, pertama selesaikan bentangan awal, letakkan modul RTL pada cip, dan selesaikan bentangan I/O dan perancangan garis kuasa. Menurut analisis masa sirkuit dan analisis darjah congestion kabel, perancang boleh membahagi semula modul sirkuit. Melalui kawat tahap atas, kawat antara modul dilakukan. Dan mengekstrak parameter parasit, menghasilkan model rangkaian wayar yang tepat, menentukan halangan masa setiap modul RTL, dan membentuk halangan komprensif.

Kemudian laksanakan bentangan cepat untuk mendapatkan keterangan lebih tepat modul RTL. Dan berdasarkan keterangan ini, bentangan kawat tahap atas dan kedudukan pin ditetapkan. Akhirnya, model muatan baris bagi setiap modul RTL dan keterangan komprensif tepat bagi setiap modul diperoleh. Tahap perancangan RTL adalah untuk menghargai kawasan dan masa modul RTL dengan lebih tepat. Cepat selamatkan senarai rangkaian aras pintu melalui pengiraan RTL. Selesaikan senarai rangkaian aras-gerbang, dan rancangan aras-gerbang adalah untuk optimize secara terperinci setiap modul aras-RTL. Akhirnya, tempat dan laluan. Saiz pepohon jam untuk setiap modul RTL dan seluruh cip. Ia juga melakukan analisis masa dan congestion garis, dan jika masalah ditemui, perubahan setempat boleh dibuat. Oleh kerana proses sintesis fizik terhubung dengan sintesis logik bahagian depan, dan sintesis logik dilakukan berdasarkan tempatan dan laluan, model lambat adalah tepat dan iterasi rancangan kurang.

5. Teknologi pengesahan rancangan

Semakin besar skala sirkuit, semakin kompleks sistem, semakin lama masa pengesahan akan berlangsung. Pada masa ini, terdapat alat CAD yang sesuai untuk medan reka berbeza dan objek reka pada pasar. Namun, jika alat ini digunakan untuk mengesahkan reka cip aras sistem, ia perlu digabung. Pengesahan rancangan adalah bahagian yang sangat penting dari kerja rancangan. Dan terlibat dalam persekitaran yang sama.

Kebanyakan alat simulasi dibina dari SPICE, dan simulasi sirkuit analog memerlukan model aras-transistor. Sebab perlukan untuk menyelesaikan persamaan sirkuit, semakin kompleks sirkuit, semakin lama masa simulasi. Struktur selari digunakan untuk pengiraan nombor dan model digunakan untuk simulasi, yang boleh meningkatkan kelajuan simulasi, dan boleh simulasi puluhan ribu sirkuit peranti dan bahkan inti. Namun, masih sukar untuk simulasi seluruh SOC dengan skala jutaan gerbang. Di sisi lain, perlahan rangkaian garis cip sistem-tahap bawah mikron dalam melebihi perlahan pintu, dan frekuensi operasi adalah ratusan megabyte. Pergangguan antara isyarat dan analisis integriti isyarat juga diperlukan. Ia boleh ditentukan dengan simulasi aras-transistor. Simulasi isyarat digital hanya memerlukan model logik, kelajuan simulasi cepat, dan skala besar. Dari sudut pandangan ini, selepas rancangan fizik, parameter transistor dan kabel setiap modul dikekstrak, dan pengesahan aras-modul dilakukan dahulu. Pada asas ini, simulasi kongsi dengan simulator yang menyokong banyak model berbeza digunakan untuk menyelesaikan masalah pengesahan dalam desain SOC.

Hampir semua pemproses mikro dan perisian khusus dan perkakasan digunakan. Perkakasan dan perisian berkaitan rapat, tetapi sebelum sistem dibuat, ia berada pada cip aras sistem. Interaksi antara perisian dan perkakasan biasanya sukar untuk mengesan dengan tepat beberapa ralat desain dan tidak akan jelas. Untuk menyelesaikan masalah ini, teknologi pengesahan perisian/perisian mesti diadopsi.

3. Teknologi pemprosesan silikon adalah faktor utama untuk kejayaan desain sistem monolitik

Ia juga perlu untuk memutuskan apa teknologi pemprosesan untuk digunakan. Kemampuan pemprosesan logik digital CMOS bagi pelbagai pembuat ASIC tidak sangat berbeza. Apabila merancang cip aras sistem, selain memilih alat desain, perpustakaan sel dan inti. Tetapi untuk integrasi sistem monolitik, Lei berkata, modul istimewa lain mesti ditambah sesuai dengan yang diperlukan, yang memerlukan langkah proses topeng tambahan. Contohnya, SRA M perlu menambah dua topeng, untuk ingatan flash, ia perlu menambah 5 topeng, untuk sirkuit analog, ia perlu menambah sekurang-kurangnya 2-3 topeng untuk kondensator logam-logam, kondensator polikristal-polikristal dan Produsi resistor polisilikon. Ada perbezaan besar untuk pembuat yang berbeza ini. Penjana mesti mengikut keperluan modul khusus dan keperluan utama IP untuk memilih pembuat proses yang sesuai, sehingga proses boleh memenuhi indikator utama dan keperluan modul khusus. Jika and a merancang untuk membuat sistem monolitik isyarat-campuran, anda mesti memilih pembuat untuk menangani pengasingan antara kemampuan pemprosesan modul analog dan digital/analog yang cukup untuk memenuhi keperluan desain sistem monolitik.