Teknik PCB - Analisis analisis masa dan strategi simulasi dalam rancangan PCB kelajuan tinggi

Dalam medan komunikasi rangkaian, dalam tukar ATM, penghala inti, Ethernet Gigabit dan pelbagai peranti pintu gerbang, kadar data sistem dan kadar jam terus meningkat, dan frekuensi operasi pemproses yang sepadan juga semakin meningkat; data, suara, dan transmisi imej Kelajuan jauh lebih tinggi dari 500Mbps, dan pesawat belakang ratusan megabyte dan bahkan gigabyte semakin umum. Peningkatan kelajuan sistem digital bermakna masa meningkat dan jatuh isyarat adalah secepat mungkin, dan satu siri masalah desain kelajuan tinggi disebabkan oleh meningkat frekuensi dan kadar pinggir isyarat digital telah menjadi semakin terkenal. Apabila perlahan sambungan isyarat lebih besar dari 20% masa balik isyarat pinggir, wayar isyarat di papan akan menunjukkan kesan garis penghantaran, dan rancangan ini menjadi rancangan kelajuan tinggi. Kemunculan masalah kelajuan tinggi telah membawa cabaran yang lebih besar untuk desain perkakasan. Terdapat banyak rancangan yang betul dari sudut pandang logik. Jika mereka tidak dikendalikan dengan betul dalam rancangan PCB sebenar, keseluruhan rancangan akan gagal. Situasi ini semakin mengejar rangkaian kelajuan tinggi. Ruang komunikasi lebih jelas. Ahli meramalkan bahawa dalam terma litar perkakasan kosong desain dalam masa depan, kosong desain fungsi logik akan dikurangkan jauh, dan kosong yang berkaitan dengan desain kelajuan tinggi akan menganggap 80% atau lebih dari jumlah kosong. Masalah kelajuan tinggi telah menjadi salah satu faktor penting untuk kejayaan desain sistem.

Terlalu tinggi isyarat, bawah tinggi, refleksi, bunyi, saling bercakap, dll. disebabkan oleh masalah kelajuan tinggi akan mempengaruhi urutan normal sistem. Pengurangan margin urutan sistem memaksa orang untuk memperhatikan perbezaan yang mempengaruhi urutan dan kualiti bentuk gelombang digital. Apabila masa menjadi kasar kerana peningkatan kelajuan, tidak peduli seberapa teliti prinsip sistem dipahami secara awal, mana-mana ketidaktahuan dan pemudahan boleh membawa konsekuensi serius kepada sistem. Dalam rancangan kelajuan tinggi, kesan isu masa lebih kritik. Artikel ini akan secara khusus membincangkan analisis masa dan strategi simulasi dalam rancangan kelajuan tinggi.

1 Analisis masa dan simulasi penyegerakan jam biasa

Dalam sirkuit digital kelajuan tinggi, penghantaran data secara umum dikawal oleh jam untuk menghantar dan menerima isyarat data secara tertib. Cip hanya boleh menghantar dan menerima data mengikut masa yang ditetapkan. Lambat isyarat yang berlebihan atau perlahan isyarat yang tidak sesuai boleh menyebabkan pelanggaran masa isyarat dan kekeliruan fungsional. Dalam sistem kelajuan rendah, fenomena seperti perlahan sambungan dan panggilan tidak terlepas, kerana dalam sistem kelajuan rendah ini isyarat mempunyai masa yang cukup untuk mencapai keadaan stabil. Bagaimanapun, dalam sistem kelajuan tinggi, kadar pinggir meningkat, kadar jam sistem meningkat, masa penghantaran isyarat antara peranti dan masa persiapan penyegerakan dikurangkan, dan kapasitas dan induktan yang sama pada garis penghantaran juga akan menyebabkan lambat dan kerosakan dalam pertukaran digital isyarat. Dipasang dengan ketidakpadanan keterlaluan isyarat dan faktor lain, ia akan mempengaruhi setup dan tahan masa cip, yang menyebabkan cip tidak mampu menghantar dan menerima data dengan betul dan sistem gagal berfungsi secara biasa.

Penyegerakan jam biasa bermakna bahawa dalam proses penghantaran data, hujung pemandu dan hujung penerimaan pada bas berkongsi sumber jam yang sama, dan penimbal jam yang sama (CLOCK BUFFER) menghantar jam dalam fasa untuk menyelesaikan penghantaran data dan menerima. Figur 1 menunjukkan diagram skematik bagi penghantaran dan menerima kerja data segerak jam biasa. Dalam Figure 1, oscillator kristal CRYSTAL menghasilkan isyarat output CLK_IN yang mencapai pengedar jam CLOCK BUFFER. Selepas CLOCK BUFFER mengedarkan dan penimbal, ia menghantar dua jam dalam fasa, satu ialah CLKB, yang digunakan untuk output data DRIVER; yang lain ialah CLKA, yang digunakan untuk mengambil sampel data kunci dihantar dari DRIVER ke RECEIVER. Jam CLKB tiba di DRIVER selepas masa penerbangan Tflt_CLKB (TIME FLIGHT). Data dalaman DRIVER dikunci oleh CLKB dan muncul pada port output DRIVER selepas masa TCO_DATA. Data output kemudian mencapai port input RECEIVER selepas masa penerbangan Tflt_DATA; Pada port input RECEIVER, guna jam lain CLKA yang dijana oleh CLOCK BUFFER (lambat ialah masa penerbangan jam CLKA, iaitu, Tflt_CLKA) untuk sampel dan kunci batch data ini dari DRIVER, dengan itu selesaikan penghantaran data bagi satu siklus jam Proses CLOCK KOMON.

Proses di atas menunjukkan bahawa data yang tiba di RECEIVER ditempatkan oleh pinggir naik siklus berikutnya jam. Menurut ini, dua syarat yang diperlukan untuk penghantaran data boleh dicapai: 1. Data pada input RECEIVER secara umum mempunyai masa setup yang diperlukan Tsetup. Ia bermakna data mesti sah sebelum nilai masa minimum jam. isyarat data patut tiba pada hujung input sebelum isyarat jam, supaya ketidaksamaan yang dipenuhi oleh masa tetapan boleh dicapai; 2. Untuk berjaya mengunci data ke dalam peranti, isyarat data mesti kekal sah untuk masa yang cukup lama pada input cip penerima untuk memastikan isyarat disekat dengan betul oleh sampel jam. Masa ini dipanggil masa tahan. Lengahan CLKA mesti kurang daripada masa tidak sah data (INVALID). Keketidaksamaan yang dipenuhi oleh masa tahan boleh dicapai.

1.1 Analisis masa masa masa pemasangan data

Menurut syarat pertama, isyarat data mesti tiba di hujung penerima sebelum jam CLKA untuk mengunci data dengan betul. Dalam bas jam umum, fungsi siklus jam pertama adalah untuk menyambung data ke output DRIVER, dan siklus jam kedua untuk menyambung data ke dalam RECEIVER, yang bermakna bahawa masa bagi isyarat data untuk mencapai input RECEIVER sepatutnya Ia cukup awal daripada isyarat jam CLKA. Untuk memenuhi syarat ini, perlu menentukan lambat bagi isyarat jam dan data untuk mencapai RECEIVER dan untuk memastikan keperluan seting masa penerima dipenuhi. Setiap jumlah masa yang lebih lama daripada masa tetapan yang diperlukan adalah margin masa tetapan Tmargin. Dalam diagram masa bagi Figur 1, semua garis panah menunjukkan lambat yang dijana oleh isyarat data dan isyarat jam di dalam cip atau pada garis penghantaran. Baris panah di bawah menunjukkan keseluruhan lambat dari pinggir jam pertama yang sah kepada data yang mencapai input RECEIVER. Baris panah di atas mewakili keseluruhan lambat jam yang diterima CLKA. Jumlah lambat bila pinggir jam pertama sah bila data tiba pada input RECEIVER ialah:

TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA

Keseluruhan keseluruhan siklus berikutnya jam penerima CLKA adalah:

TCLKA_DELAY=TCYCLE+TCO_CLKA+Tflt_CLKA

Untuk memenuhi masa pemasangan data, mesti ada:

TCLKA_DELAY_MIN-TDATA_DELAY_MAX-Tsetup-Tmargin>0

Selepas membuka dan mempertimbangkan faktor seperti kegelisahan jam, Tjitter, kita mendapat:

TCYCLE+(TCO_CLKA_MIN-TCO_CLKB_MAX)+ (Tflt_CLKA_MIN-Tflt_CLKB_MAX)-TCO_DATA_MAX-Tflt_DATA_SETTLE_DELAY_MAX-Tjitter-Tsetup-Tmargin>0 (1)

Dalam formula (1), TCYCLE ialah siklus jam jam; dalam gelang pertama adalah perbezaan fasa maksimum antara cip jam CLOCK BUFFER jam output CLKA dan CLKB, yang dipanggil output-output skew dalam manual; dalam gelang kedua Ia adalah perbezaan lambat maksimum diantara dua jam output CLKA dan CLKB oleh cip CLOCK BUFFER untuk mencapai penerima dan pemandu berdasarkan.

Dalam formula (1), TCO_DATA merujuk kepada selang masa dari jam yang memicu hingga bila data muncul pada port output dan mencapai ambang bagi Vmeas tegangan ujian (atau VREF) dalam keadaan ujian dan muatan tertentu. Saiz TCO_DATA berkaitan dengan lambat logik dalaman cip. Masa, ciri-ciri BUFFER OUTPUT buffer, keadaan muatan output berkaitan secara langsung, TCO boleh ditemui dalam helaian data cip.

Menurut formula (1), sebenarnya hanya ada dua bahagian boleh disesuaikan: Tflt_CLKB_MIN-Tflt_CLKB_MAX dan Tflt_DATA_SETTLE_DELAY_MAX. Dalam terma memenuhi masa setup sahaja, Tflt_CLKA_MIN sepatutnya sebanyak mungkin, sementara Tflt_CLKB_MAX dan Tflt_DATA_SETTLE_DELAY_MAX sepatutnya sebanyak mungkin. Pada dasarnya, diperlukan bahawa jam penerimaan datang kemudian dan data datang lebih awal.

1.2 Analisis masa masa masa penyimpanan data

Untuk mengunci data dalam peranti dengan berjaya, isyarat data mesti tetap sah pada input cip penerima untuk masa yang cukup lama untuk memastikan isyarat ditutup dengan betul oleh sampel jam. Masa ini dipanggil masa tahan. Dalam bas jam biasa, penimbal akhir penerima menggunakan tepi jam kedua untuk mengunci data, dan pada masa yang sama akhir pemacu mengunci data berikutnya ke akhir penghantaran data. Oleh itu, untuk memenuhi masa pemegang akhir penerimaan, perlu memastikan data yang sah dikunci dalam flip-flop akhir penerimaan sebelum isyarat data berikutnya tiba. Ini memerlukan lambat jam penerimaan CLKA kurang daripada lambat isyarat data penerimaan.

Dan perlahan data:

TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA_SWITCH_DELAY

Jika anda ingin memenuhi masa penyimpanan data, anda mesti mempunyai:

TDATA_DELAY_MIN-TCLKA_DELAY_MAX-Thold-Tmargin>0

Kembangkan, uruskan dan pertimbangkan faktor seperti tekanan jam Tjitter, hubungan berikut boleh dicapai:

(TCO_CLKB_MIN-TCO_CLKA_MAX)+(Tflt_CLKB_MIN-Tflt_CLKA_MAX)+TCO_DATA_MIN+Tflt_DATA_SWITCH_DELAY_MIN-Thold-Tmargin-Tjitter>0 2

Dalam formula (2), gelang pertama masih perbezaan fasa maksimum antara jam output cip jam CLOCK BUFFER; gelang kedua terus dipahami sebagai dua jam output CLKA dan CLKB oleh cip jam mencapai RECEIVER dan DRIVER berdasarkan itu Untuk memenuhi masa penyimpanan data, hanya ada dua bahagian yang boleh disesuaikan, iaitu Tflt_CLKB_MIN-Tflt_CLKA_MAX dan Tflt_DATA_SWITCH_DELAY_MIN. Dari perspektif untuk memuaskan masa tahan sahaja, Tflt_CLKB_MIN dan Tflt_DATA_SWITCH_DELAY_MIN sepatutnya sebanyak mungkin, dan Tflt_CLKA_MAX sepatutnya sebanyak mungkin. Dengan kata lain, jika anda ingin memenuhi masa tahan, anda mesti membuat jam penerima datang awal, dan data mesti tidak sah kemudian.

Untuk menerima data dengan betul, masa penentuan dan masa memegang data mesti dianggap secara keseluruhan, iaitu, kedua-dua (1) dan (2) adalah puas pada masa yang sama. Menganalisis dua ketidaksamaan ini, ia boleh dilihat bahawa hanya ada tiga cara untuk menyesuaikan: menghantar lambat jam, menerima lambat jam, dan lambat data. Skema pelarasan boleh dilakukan sebagai berikut: Pertama, anggap lambat jam penghantaran adalah sama dengan lambat jam menerima, iaitu, Tflt_CLKA_MIN-Tflt_CLKB_MAX =0 dan Tflt_CLKB_MIN-Tflt_CLKA_MAX =0 (pelepasan masa disebabkan oleh anggapan dua persamaan ini akan dianggap kemudian), Kemudian julat lambat data boleh dicapai melalui simulasi. Jika lambat data tiada penyelesaian, kembalilah ke dua persamaan di atas untuk melaraskan lambat jam hantar atau menerima lambat jam. Berikut adalah contoh bagi penghantaran data penyegerakan jam biasa bas GLINK dan penerimaan dalam suis rangkaian jalur lebar: Pertama, anggap lambat jam penghantaran sama dengan lambat jam penerimaan, kemudian menentukan julat lambat data, dan gantikan parameter, (1) dan (2) berdasarkan menjadi:

1.5-Tflt_DATA_SETTLE_DELAY_MAX-Tmargin>0

0.5+Tflt_DATA_SWITCH_DELAY_MIN-Tmargin>0

Di bawah maklumat ketidaksamaan, bergabung dengan bentangan PCB sebenar, tentukan Tflt_DATA_SETTLE_DELAY_MAX<1.1; tflt_data_switch_delay_min>-0.1, dan margin 0.4ns yang tersisa ditentukan kepada perbezaan masa dan Tmargin dua jam. Ekstrak topologi dalam SPECCTRAQUEST dan lakukan simulasi integriti isyarat untuk menentukan panjang garis dan topologi setiap segmen. Lakukan simulasi imbas penuh pada struktur ini (keseluruhan 12 kombinasi), dan mendapatkan Tflt_DATA_SETTLE_DELAY_MAX=1.0825 Tflt_DATA_SWITCH_DELAY_MIN =-0.0835004, yang memenuhi ditentukan 1.1 dan

-0.1 indeks julat. Dari ini, peraturan kekangan garis data bas GLINK boleh dilukis: 1. Lembatan dari perlawanan yang sepadan ke hujung penghantaran tidak sepatutnya lebih besar dari 0.1ns;

2. Garis data mesti sepadan dalam 0. 1ns, iaitu, setiap garis data mesti diantara 0. 65ns dan 0. 75ns. Dengan peraturan kekangan di atas, kawat boleh dipandu.

Seterusnya, pertimbangkan kesan peraturan keras "Tflt_CLKA_MIN-Tflt_CLKB_MAX=0 dan Tflt_CLKB_MIN-Tflt_CLKA_MAX=0. Menghalang jam hantar dan jam menerima untuk mempunyai panjang yang sama secara hadapan (sepadan dengan 0.02ns dalam operasi sebenar). Dalam persekitaran CADENCE, simulasi jam dilakukan, dan hasilnya ialah: [UNK]Tflt_CLKA_MIN-Tflt_CLKB_MA sambungan X[UNK]<0.2 dan [UNK]tflt_clkb_min-tflt_clka_max[UNK]<0.2. Boleh dilihat bahawa margin yang tersisa untuk tmargin ialah 0.2ns.

Hasil simulasi terakhir ialah: 1. Lembatan diantara perlawanan yang sepadan dan akhir penghantaran tidak sepatutnya lebih besar dari 0.1ns; 2. Garis data sepadan pada 0. 1ns, iaitu, setiap garis data mesti diantara 0. 65ns dan 0. 75ns; 3. Menghantar jam dan menerima Jam sepadan dengan panjang sama 0. 02ns; 4. Tmargin=0. 2ns. Dengan templat topologi di atas dan peraturan ketat, SPECCTRAQUEST atau ALLEGRO boleh diimport ke CONSTRAINS MANAGER. Selepas peraturan kekangan reka ini ditetapkan, anda boleh guna penghala-automatik untuk kawalan automatik pemacu peraturan atau pelarasan baris manual.

2 Perhubungan masa penyegerakan sumber dan contoh simulasi

Penyegerakan sumber yang dipanggil bermakna bahawa isyarat gating jam CLK dihantar oleh cip pemacu bersama dengan data menghantar, dan ia tidak menggunakan sumber jam independen seperti penyegerakan jam biasa. Dalam penghantaran dan penerimaan data sinkronik sumber, data pertama dihantar ke hujung penerima, dan kemudian dihantar ke hujung penerima selepas masa pendek menggegat jam untuk mengumpulkan dan mengunci batch data ini. Diagram skematik dipaparkan dalam Figur 2. Analisis masa penyegerakan sumber lebih mudah daripada penyegerakan jam awam, dan kaedah analisis sangat serupa. Formula analisis diberikan secara langsung di bawah:

Masa tetapan: Tvb_min+(Tflt_clk_min-Tflt_data_settle_delay_max)-Tsetup-Tmargin>0

Masa tahan: Tva_min+(Tflt_data_switch_delay min-Tflt_clk _max)-Thold-Tmargin>0

Antara mereka, Tvb adalah masa setup pemacu, yang menunjukkan berapa lama data pemacu sah sebelum jam sah; Tva adalah masa tahan penghantar, yang menunjukkan masa data pemacu tetap sah selepas jam sah; parameter lain mempunyai makna yang sama seperti sebelumnya. Sekarang ambil antaramuka TBI yang sangat umum dalam litar komunikasi sebagai contoh untuk memperkenalkan analisis masa penyegerakan sumber dan proses simulasi. Antaramuka TBI mengandungi penghantaran jam dan data penghantaran 10bit, dua jam menerima dan data menerima 10bit. RBC0 dan RBC1 adalah dua jam menerima. Dalam Gigabit Ethernet, dua jam ini mempunyai frekuensi 62.5MHz dan perbezaan 180°. Pinggir naik dua jam digunakan untuk mengunci data bertukar. Menurut parameter masa lembaran data, penggantian ke formula di atas boleh dicapai:

2.5+ Tflt_clk _min-Tflt_data__settle_delay_max -1-Tmargin>0

1.5+ Tflt_data__switch_delay min-Tflt_clk _max -0.5-Tmargin>0

Imitasikan kaedah analisis terdahulu: Anggap bahawa masa penerbangan jam dan garis isyarat data sama, iaitu, jam dan data sama sepenuhnya, dan kemudian analisis kesan ketidaksepadan mereka. Formula di atas menjadi

1.5-Tmargin>0

1-Tmargin>0

Ia boleh dilihat bahawa terdapat margin besar untuk kedua-dua masa setup dan masa tahan. Selepas simulasi, ia ditemui bahawa data dan jam sama panjang (ambil 0.02ns yang sepadan sebagai contoh), dan masih ada perbezaan 0.3ns, iaitu,

Tflt_clk_min-Tflt_data_settle_delay_max <0.3< p="">

Tflt_data_switch_delay min-Tflt_clk_max <0.3< p="">

Ambil Tmargin=0.5ns untuk mendapatkan padanan antara jam dan data sebagai 0.2ns, iaitu, panjang padanan antara data dan jam tidak sepatutnya melebihi 0.2ns.

Dalam simulasi sebenar, integriti isyarat jam dan data dianalisis dan simulasi dahulu, dan bentuk gelombang yang diterima lebih baik boleh dicapai melalui persamaan penghentian yang betul. Gambar 3 adalah set perbandingan bentuk gelombang simulasi yang berbeza bagi pemadaman akhir pasif dan akhir aktif yang sepadan garis jam, dari mana boleh dilihat bahawa simulasi integriti isyarat diperlukan dahulu.

Dalam penyegerakan jam umum, penghantaran dan penerimaan data mesti selesai dalam satu cikel jam. Pada masa yang sama, lambat peranti dan lambat jejak PCB juga hadapi frekuensi operasi teori maksimum bas jam biasa. Oleh itu, penyegerakan jam biasa biasanya digunakan untuk kadar pemindahan yang lebih rendah dari 200MHz hingga 300MHz. Untuk transmisi yang lebih tinggi dari kadar ini, teknologi penyegerakan sumber sepatutnya diperkenalkan secara umum. Teknologi penyegerakan sumber berfungsi dalam sistem jam relatif, menggunakan transmisi selari data dan jam, kadar transmisi terutamanya ditentukan oleh perbezaan masa antara data dan isyarat jam, sehingga sistem boleh mencapai kadar transmisi yang lebih tinggi. Melalui analisis integriti isyarat, analisis masa dan simulasi papan kad switch Ethernet jalur lebar, penulis sangat pendek siklus desain produk, dan secara efektif menyelesaikan integriti isyarat, masa dan aspek lain desain kelajuan tinggi melalui analisis dan simulasi. Masalahnya, yang menjamin kualiti desain dan kelajuan desain, benar-benar mencapai satu laluan papan PCB. Papan kad papan utama dan anak perempuan telah dinyahpepijat dan berjaya dipindahkan ke produksi.