Tecnología de PCB - Análisis de la estrategia de análisis de tiempo y simulación en el diseño de PCB de alta velocidad

En el campo de la comunicación en red, en los conmutadores atm, routers centrales, Gigabit Ethernet y varios dispositivos de pasarela, la velocidad de datos y la velocidad de reloj del sistema están aumentando constantemente, y la frecuencia de trabajo de los procesadores correspondientes también es cada vez mayor; Los datos, la voz y la imagen se transmiten mucho más rápido que los 500 mbps, y las placas traseras de cientos o incluso gigabytes son cada vez más comunes. El aumento de la velocidad de los sistemas digitales significa que el tiempo de subida y bajada de la señal es lo más corto posible, y una serie de problemas de diseño de alta velocidad causados por el aumento de la frecuencia y la tasa de borde de la señal digital son cada vez más prominentes. Cuando el retraso de interconexión de la señal sea superior al 20% del tiempo de volteo de la señal de borde, la línea de señal en el tablero mostrará un efecto de línea de transmisión, que se diseña como un diseño de alta velocidad. La aparición de problemas de alta velocidad ha traído mayores desafíos al diseño de hardware. Desde un punto de vista lógico, hay muchos diseños que son correctos. Si no se manejan correctamente en el diseño real de pcb, todo el diseño fracasará. Esta situación persigue cada vez más redes de alta velocidad. El campo de las comunicaciones es más obvio. Los expertos predicen que en términos de costos futuros de diseño de circuitos de hardware, el costo del diseño de funciones lógicas se reducirá considerablemente, y los costos relacionados con el diseño de alta velocidad representarán el 80% o más del costo total. El problema de la alta velocidad se ha convertido en uno de los factores importantes para el éxito del diseño del sistema.

El exceso de señal, el retroceso, la reflexión, las campanas, las conversaciones cruzadas causadas por problemas de alta velocidad afectarán seriamente el tiempo normal del sistema. La reducción del margen de secuencia del sistema obliga a prestar atención a los diversos fenómenos que afectan la secuencia y la calidad de las ondas digitales. Cuando el tiempo se vuelve exigente debido al aumento de la velocidad, no importa cuán profundo sea la comprensión previa de los principios del sistema, cualquier ignorancia y simplificación puede tener graves consecuencias para el sistema. En el diseño de alta velocidad, el impacto de los problemas de tiempo es más crítico. Este artículo discutirá específicamente el análisis de tiempo y las estrategias de simulación en el diseño de alta velocidad.

Análisis cronológico y simulación de la sincronización del reloj universal 1

En los circuitos digitales de alta velocidad, la transmisión de datos suele ser controlada por un reloj, enviando y recibiendo señales de datos de manera ordenada. El chip solo puede enviar y recibir datos de acuerdo con el calendario prescrito. Un retraso excesivo de la señal o una coincidencia inadecuada de retraso de la señal puede causar violaciones de tiempo de la señal y confusión funcional. En los sistemas de baja velocidad, fenómenos como los retrasos en la interconexión y las campanas son insignificantes, ya que en este sistema de baja velocidad la señal tiene tiempo suficiente para alcanzar un Estado estable. Sin embargo, en los sistemas de alta velocidad, el aumento de la velocidad de borde, el aumento de la velocidad del reloj del sistema, la reducción del tiempo de transmisión de la señal y el tiempo de preparación de la sincronización entre dispositivos, y los condensadores e inductores equivalentes en la línea de transmisión también pueden causar retrasos y distorsiones en la conversión digital de la señal. Junto con factores como el retraso en el desajuste de la señal, afectará la configuración y el tiempo de retención del chip, lo que hará que el chip no pueda enviar y recibir datos correctamente, y el sistema no funcione correctamente.

La llamada sincronización de reloj público se refiere a que durante el proceso de transmisión de datos, el extremo conductor y el extremo receptor en el autobús comparten la misma fuente de reloj, y el mismo amortiguador de reloj (amortiguador de reloj) emite un reloj en la misma fase para completar la transmisión y recepción de datos. La figura 1 muestra un diagrama esquemático de un trabajo típico de transmisión y recepción de datos de sincronización de relojes públicos. en la figura 1, el Oscilador de cristal Crystal genera la señal de salida CLK in y llega al distribuidor de relojes Clock buffer. Después de que el búfer de Clock se asigna, se emiten dos relojes en la misma fase, uno es clkb, que se utiliza para la salida de datos de driver; El otro es el clka, que se utiliza para tomar muestras de los datos de bloqueo enviados desde driver al receiver. El reloj clkb llega al conductor después del tiempo de vuelo tflt clkb (tiempo de vuelo). Los datos internos de Drive están bloqueados por clkb y aparecen en el puerto de salida de Drive después del tiempo TCO data. Exportar datos y luego llegar al puerto de entrada de receiver después del tiempo de vuelo tflt data; En el puerto de entrada de receiver, se toma muestras y se bloquea Este lote de datos del driver utilizando otro reloj clka generado por el bufer de reloj (el retraso es el tiempo de vuelo del reloj clka, es decir, tflt clka), completando así la transmisión de datos de un ciclo de reloj del proceso de reloj com.

El proceso anterior indica que los datos que llegan al receiver se muestrean a través del borde ascendente del siguiente ciclo del reloj. En consecuencia, se pueden obtener dos condiciones necesarias para la transmisión de datos: 1. Los datos de la entrada de receiver suelen tener el tiempo de establecimiento requerido tsetup. Esto significa que los datos deben ser válidos antes del valor mínimo de tiempo del reloj. La señal de datos debe llegar al extremo de entrada antes de la señal del reloj, lo que permite obtener la desigualdad satisfecha con el tiempo de establecimiento; 2. para bloquear con éxito los datos en el dispositivo, la señal de datos debe mantenerse durante el tiempo efectivo suficiente en la entrada del chip receptor para garantizar que la señal esté correctamente bloqueada por el muestreo del reloj. Este tiempo se llama tiempo de retención. El retraso de clka debe ser menor que el tiempo de invalidez de los datos. Se pueden obtener las desigualdades satisfechas por el tiempo de retención.

1.1 análisis cronológico del tiempo de establecimiento de datos

Según la primera condición, la señal de datos debe llegar al extremo receptor antes del reloj clka para bloquear correctamente los datos. En el bus de reloj público, la función del primer ciclo de reloj es bloquear los datos en la salida del conductor, y el segundo ciclo de reloj almacena el bloqueo de datos en el interior del receiver, lo que significa que el tiempo en que la señal de datos llega a la entrada del receiver debe ser lo suficientemente anterior a la señal de reloj clka. Para cumplir esta condición, es necesario determinar el retraso en la llegada del reloj y la señal de datos al receptor y garantizar que se cumplan los requisitos de tiempo de configuración del receptor. Cualquier cantidad de tiempo que sea más larga de lo necesario es establecer el margen de tiempo tmargin. En el cronograma de la figura 1, todas las líneas de flecha representan el retraso generado por las señales de datos y las señales de reloj dentro del Chip o en la línea de transmisión. La línea de flecha inferior indica el retraso total desde el borde del primer reloj válido hasta la llegada de los datos introducidos por receiver. La línea de flecha en la parte superior indica el retraso total del reloj clka recibido. El retraso total desde que el primer borde del reloj es válido hasta que los datos llegan a la entrada del receiver es:

Tdata Delay = TCO clkb + tflt clkb + TCO Data + tflt data

El retraso total para el próximo ciclo del reloj de recepción clka es:

Tclka Delay = tcycle + TCO clka + tflt clka

Para cumplir con el tiempo de establecimiento de los datos, debe haber:

Tclka Delay Min - tdata Delay Max - tsetup - tmargin > 0

Después de desplegar y considerar el temblor del reloj, tjitter y otros factores, obtenemos:

Tcycle + (tco clka Min - TCO clkb max) + (tflt clka Min - tflt clkb max) - TCO data Max - tflt data Settle Delay Max - tjitter - tsetup - tmargin > 0 (1)

En la fórmula (1), tcycle es el ciclo del reloj del reloj; El primer soporte es la diferencia máxima de fase entre el reloj de salida clka y clkb del chip de reloj Clock buffer, que en el manual se llama desviación de salida; En el segundo soporte, es la diferencia máxima de retraso entre los dos relojes clka y clkb que llegan al receptor y al conductor, respectivamente, que salen del chip amortiguador del reloj.

En la fórmula (1), TCO data se refiere al intervalo de tiempo desde el activación del reloj hasta que los datos aparecen en el puerto de salida y alcanzan el umbral de la tensión de prueba vmeas (o vref) en condiciones específicas de carga y Prueba. El tamaño de TCO data está relacionado con el retraso lógico interno del chip. El tiempo, las características del amortiguador de salida y las condiciones de carga de salida están directamente relacionadas, y TCO se puede encontrar en la tabla de datos del chip.

De acuerdo con la fórmula (1), en realidad solo hay dos partes ajustables: tflt clkb Min - tflt clkb Max y tflt data Settle Delay Max. solo para cumplir con el tiempo de configuración, tflt clka Min debe ser lo más grande posible, mientras que tflt cclb Max y tflt data Settle Delay mmax deben ser lo más pequeños posible. En esencia, se requiere que el reloj de recepción llegue tarde y los datos lleguen temprano.

1.2 Análisis cronológico del tiempo de retención de datos

Para tener éxito en el bloqueo de datos dentro del dispositivo, la señal de datos debe mantenerse válida durante el tiempo suficiente en la entrada del chip receptor para garantizar que la señal esté correctamente bloqueada por el muestreo del reloj. Este tiempo se llama tiempo de retención. En el bus de reloj público, El amortiguador del extremo receptor utiliza el segundo borde del reloj para bloquear los datos, mientras que el extremo del conductor bloquea el siguiente dato al extremo de envío de datos. Por lo tanto, para cumplir con el tiempo de retención en el extremo receptor, es necesario asegurarse de que los datos válidos estén bloqueados en el disparador del extremo receptor antes de que llegue la próxima señal de datos. Esto requiere que el retraso en la recepción del reloj clka sea menor que el retraso en la recepción de la señal de datos.

Y retraso en los datos:

Tdata Delay = TCO clkb + tflt clkb + TCO Data + tflt data Switch Delay

Si desea cumplir con el tiempo de retención de datos, debe tener:

Tdata Delay Min - tclka Delay Max - thold - tmargin > 0

Ampliando, organizando y considerando factores como el Jitter del reloj, se puede obtener la siguiente relación:

(tco clkb Min - TCO clka max) + (tflt clkb Min - tflt clka max) + TCO data Min + ttflt data Switch Delay Min - thold - tmargin - tjitter > 0 2

En la fórmula (2), el primer soporte sigue siendo la diferencia máxima de fase entre los relojes de salida del chip de reloj Clock buffer; El segundo paréntesis continúa entendiendo como los dos relojes clka y clkb que salen de la salida del chip reloj llegan a Receiver y drive, respectivamente. para cumplir con el tiempo de retención de datos, en realidad solo hay dos partes ajustables, a saber, tflt clkb Min - tflt clka Max y tflt data Switch Delay min. desde el punto de vista de cumplir solo el tiempo de retención, tflt clkb Min y tflt data Switch Delay Min deben ser lo más grandes posible, tflt.clka Max debe ser lo más pequeño posible. En otras palabras, si quieres cumplir con el tiempo de retención, tienes que adelantar el reloj de recepción y los datos deben ser inválidos más tarde.

Para recibir los datos correctamente, se debe considerar de manera integral el tiempo de establecimiento y conservación de los datos, es decir, cumplir simultáneamente (1) y (2). Analizando estas dos desigualdades, podemos ver que solo hay tres formas de ajuste: retraso en el reloj de envío, retraso en el reloj de recepción y retraso en los datos. El esquema de ajuste se puede hacer de la siguiente manera: primero, Supongamos que el retraso del reloj de envío es estrictamente igual al retraso del reloj de recepción, es decir, tflt clka Min - tflt clkb Max = 0 y tflt clkb Min - tflt clka Max = 0 (la desviación de tiempo causada por la hipótesis de estas dos ecuaciones se considerará más tarde), y luego obtendrá el rango de retraso de datos a través de la simulación. Si no hay solución para el retraso de datos, se devuelven las dos ecuaciones anteriores para ajustar el retraso del reloj de envío o el retraso del reloj de recepción. El siguiente es un ejemplo de transmisión y recepción de datos de sincronización de reloj público de glink bus en un conmutador de red de banda ancha: primero, suponiendo que el retraso del reloj de envío sea estrictamente igual al retraso del reloj de recepción, luego se determina el rango de retraso de los datos y se reemplazan los parámetros, (1) y (2) se convierten en:

1.5 - tflt data Settle Delay Max - tmargin > 0

0,5 + tflt data Switch Delay Min - tmargin > 0

Bajo el aviso de desigualdad, combinado con el diseño real de pcb, se determina que tflt data Settle Delay Max es inferior a 1,1; Tflt data Switch Delay Min > 0.1, y el margen restante de 0.4ns se asigna a la diferencia de tiempo y tmargin entre los dos relojes. La topología se extrae en spectracqueent y se realiza una simulación de integridad de la señal para determinar la longitud de la línea y la topología de cada segmento. La simulación de Escaneo completo de la estructura (un total de 12 combinaciones) obtuvo tflt data Settle Delay Max = 10825 tflt data Switch Delay Min = - 0083504, cumpliendo con los 1.1 y 1.1 determinados y

- índice de rango 0,1. A partir de esto, se pueden obtener las reglas de restricción de la línea de datos del bus glink: 1. El retraso de la resistencia de coincidencia al extremo de transmisión no debe ser superior a 0,1 ns;

2. las líneas de datos deben coincidir con 0,1 ns, es decir, cada línea de datos debe estar entre 0,65 NS y 0,75 ns. A través de las reglas de restricción anteriores, se puede guiar el cableado.

A continuación, se considera el impacto de las regulaciones rígidas "tflt clka Min - tflt clkb Max = 0 y tflt clkb Min - tflt clka Max = 0". La longitud del reloj de envío y recepción con restricción previa es la misma (coincide con 0,02 NS en la operación real). En el entorno cadence, se realiza una simulación de reloj con los resultados: | tflt clka Min - tflt clkb ma Interconnection X | 0,2 y | tflt clkb Min - tflt clka Max | 0,2. Se puede ver que el margen dejado para tmargin es de 0,2 NS / / P >.

Los resultados finales de la simulación son: 1. El retraso entre la resistencia de emparejamiento y el extremo emisor no debe ser superior a 0,1 ns; 2. las líneas de datos coinciden con 0,1 ns, es decir, cada línea de datos debe estar entre 0,65 NS y 0,75 ns; 3. el reloj de envío y el reloj de recepción coinciden, con la misma longitud, 0,02 ns; 4. tmargin = 0,2ns. Utilizando las plantillas topológicas y las reglas de restricción anteriores, spectracqueent o Allegro pueden importar el Director de traducción. Una vez establecidas estas reglas de restricción de diseño, se puede utilizar un enrutador automático para el cableado automático impulsado por reglas o el ajuste manual de la línea.

Relación de tiempo de sincronización de 2 fuentes y ejemplos de simulación

La llamada sincronización de fuente se refiere a que la señal de control de puerta de reloj CLK es enviada por el chip de accionamiento junto con los datos enviados, y no utiliza una fuente de reloj independiente como la sincronización de reloj público. En la transmisión y recepción de datos síncronos de origen, los datos se envían primero al extremo receptor y luego al extremo receptor después de un corto tiempo de activación del reloj para muestrear y bloquear este lote de datos. El diagrama esquemático se muestra en la figura 2. El análisis cronológico de la sincronización de la fuente es más simple que la sincronización del reloj público, y el método de análisis es muy similar. La fórmula de análisis se da directamente de la siguiente manera:

Tiempo de configuración: TVB Min + (tflt CLK Min - tflt data setle Lay max) - tsetup tmarin > 0

Hold time: Tva_min+(Tflt_data_switch_delay min-Tflt_clk _max)-Thold-Tmargin>0

Entre ellos, TVB es el tiempo de configuración de la unidad, que indica el tiempo en que los datos de la unidad son válidos antes de que el reloj sea válido; Tva es el tiempo de retención del remitente, que indica el tiempo de retención de los datos del conductor después de que el reloj sea válido; Otros parámetros tienen el mismo significado que antes. Ahora, tomando como ejemplo la interfaz TBI muy común en los circuitos de comunicación, se introduce el proceso de análisis de tiempo y simulación de sincronización de fuentes. La interfaz TBI incluye principalmente el reloj de envío y los datos de envío de 10 bits, dos relojes de recepción y 10 it de recepción de datos. El rbc0 y el rbc1 son dos relojes receptores. En Gigabit ethernet, la frecuencia de estos dos relojes es de 62,5 mhz, con una diferencia de 180 °. El borde ascendente de estos dos relojes se utiliza para bloquear los datos a su vez. De acuerdo con los parámetros cronológicos de la tabla de datos, la sustitución de la fórmula anterior puede obtener:

2.5 + tflt CLK Min - tflt data setle Delay Max - 1 - T Edge > 0

1,5 + tflt data Switch Delay Min - tflt CLK Max - 0,5 tmargin > 0

Imitar el método de análisis mencionado anteriormente: suponiendo que el tiempo de vuelo del reloj y la línea de señal de datos sea estrictamente igual, el reloj instantáneo y los datos coincidan exactamente, y luego analizar el impacto de su desajuste. La fórmula anterior se convierte en

1,5 - T Arginina > 0

Arginina 1 - t > 0

Se puede ver que hay un gran margen tanto para el tiempo de configuración como para el tiempo de retención. Después de la simulación, se descubrió que los datos y la longitud del reloj eran exactamente los mismos (en el caso de la coincidencia de 0,02 ns), pero todavía había una diferencia de 0,3 ns, es decir,

Tflt CLK Min - tflt data Settle Lay Max < 0,3 < p = "> 1

Tflt data Switch Delay Min - tflt CLK Max < 0,3 < p = "" ">

Tomando tmargin = 0,5ns, se obtiene que la coincidencia entre el reloj y los datos es de 0,2ns, es decir, la coincidencia entre los datos y la longitud del reloj no debe exceder de 0,2ns.

En la simulación real, primero se analiza y simula la integridad de la señal del reloj y los datos, y se puede obtener una mejor forma de onda de recepción a través de una coincidencia final adecuada. La figura 3 es una comparación de diferentes formas de onda analógicas entre la coincidencia de terminales pasivos y la coincidencia de líneas de reloj de terminales activas, de las cuales se puede ver que primero se necesita realizar una simulación de integridad de señal.

En la sincronización universal del reloj, la transmisión y recepción de datos debe completarse en un ciclo de reloj. Al mismo tiempo, el retraso del dispositivo y el retraso del rastro de PCB también limitan la frecuencia máxima de trabajo teórico del bus de reloj público. Por lo tanto, la sincronización de relojes públicos se utiliza generalmente para velocidades de transmisión inferiores a 200 MHz a 300 mhz. Para las transmisiones por encima de esta velocidad, generalmente se debe introducir la tecnología de sincronización de fuentes. La tecnología de sincronización de fuentes funciona en sistemas de reloj relativo, utilizando la transmisión paralela de datos y relojes, y la velocidad de transmisión está determinada principalmente por la diferencia de tiempo entre los datos y la señal del reloj, lo que permite al sistema lograr una mayor velocidad de transmisión. A través del análisis de la integridad de la señal, el análisis de tiempo y la simulación del host y el tablero del conmutador Ethernet de banda ancha, el autor acorta en gran medida el ciclo de diseño del producto, y resuelve eficazmente los problemas de integridad de la señal y tiempo en el diseño de alta velocidad a través del análisis y la simulación. Este problema garantiza plenamente la calidad del diseño y la velocidad del diseño, y realmente realiza el paso único de la placa de pcb. La placa base y la placa inferior se han depurado y se han puesto en funcionamiento con éxito.