Noticias de PCB - Reglas de diseño de PCB DDR

Reglas de diseño del tablero de PCB DDR

En el cableado de las placas de circuito impreso ordinario de pcb, debido a que la señal es una señal de baja velocidad, generalmente se conecta de acuerdo con el flujo de la señal bajo las reglas básicas de cableado del principio 3w, y generalmente no hay problemas. Pero si la señal es superior a 100m, el cableado es muy especial. Debido al reciente despliegue de señales DdR de hasta 300m de velocidad, explicaré en detalle los principios y tecnologías de cableado de las señales ddr.

Los sistemas de alta velocidad suelen utilizar señales de baja tensión, que son de bajo voltaje y pequeñas oscilaciones, lo que facilita aumentar la velocidad y reducir el consumo de energía. Minimizar la resistencia interna, como el uso de planos eléctricos, múltiples agujeros, distancias de cableado reducidas y el uso de resistencias para dividir las señales al final de la transmisión de alta tensión para generar señales de voltaje más bajas. El voltaje de señal de sdram, DDR - i, DDR - II y DDR - III es inferior a 1, lo que dificulta cada vez más su estabilización. También preste atención a la fuente de alimentación, si la fuente de alimentación es insuficiente, la memoria no funcionará de manera estable. El concepto de integridad de la señal y línea de transmisión es un conocimiento sistemático relativamente profesional, que ya no se detalla aquí. Ahora, incluso si no entiende el concepto de integridad de la señal y línea de transmisión, siga las siguientes reglas básicas Generales. El tablero de señal de alta velocidad DDR desplegado no causará problemas.

1) DDR y el chip de control principal están lo más cerca posible. La longitud de todos los pares de señales diferenciales en las señales de alta velocidad DDR debe ser estrictamente igual (se permite una redundancia de hasta 50 milímetros) y la longitud de todas las líneas de señal y reloj no debe exceder los 2.500 milímetros. Prueba 0 agujeros. Debe haber una formación de puesta a tierra bien fundamentada debajo de la capa de componentes, y todos los rastros no pueden pasar por la ranura de puesta a tierra, es decir, la línea de demarcación de puesta a tierra a través de la formación de puesta a tierra no se puede ver desde la capa de componentes a través de la línea de señal. En este caso, el DDR de 400m básicamente no es un problema. Otras reglas 3W y 202h se pueden implementar tanto como sea posible.

2) Grupo de señales de dirección y comando: mantenga un plano completo de tierra y fuente de alimentación. La resistencia característica se controla en 50 ï medio 60 °. Mantenga una distancia de al menos 20 milímetros entre el Grupo de señales y otras señales no ddr. La señal en el Grupo debe coincidir con la longitud de la línea de reloj DDR y la brecha debe estar dentro de al menos 500 milímetros. El valor de la resistencia de emparejamiento en serie RS es de 0 ï 1,33, y el valor de la resistencia de emparejamiento en paralelo rt debe ser de 25 ï 1,68. Las señales en este Grupo no deben estar en la misma línea de resistencia que el Grupo de señal de datos.

3) Grupo de señal de control: el Grupo de señal de control tiene la menor señal, solo el reloj permite seleccionar dos señales con el chip. Todavía se necesita un plano de tierra completo y un plano de fuente de alimentación como referencia. El valor de la resistencia de emparejamiento en serie RS es de 0 ï 1,33 islas, y el valor de la resistencia de terminal de emparejamiento paralelo rt es de 25 ï 1,68 islas. Para evitar comentarios, las señales en este Grupo no pueden estar en la misma línea de resistencia que las señales de datos.

4) Grupo de señal de datos: tome el plano del suelo como referencia para proporcionar un plano del suelo completo para el circuito de señal. La resistencia característica se controla en 50 ï medio 60 °. El ancho de línea puede ser el mismo que el ancho de la señal del reloj. Separar al menos 20 milímetros de otras señales no ddr. La coincidencia de longitud se establece en canales de bytes. La diferencia de longitud entre la señal de datos dq, la señal de acceso a datos dqs y la señal de blindaje de datos DM en cada canal de bytes debe controlarse dentro de ± 100 mils (muy importante), y la diferencia de longitud de la señal entre los diferentes canales de bytes debe estar dentro de 500 mils. La resistencia de emparejamiento RS conectada en serie con DM y dqs emparejados es de 0 - 33 angstroms, y el valor de la resistencia de terminal de emparejamiento paralelo rt es de 25 - 68 angstroms. Si la línea de resistencia se utiliza para coincidir, no debe haber otras señales DDR en la línea de resistencia de datos.

5) señal de reloj: con el plano de tierra como referencia, proporciona un plano de tierra completo para el cableado de todo el circuito de reloj y un camino de baja resistencia para la corriente del circuito. Debido a que es una señal de reloj diferencial, el ancho de línea y el espaciamiento de la línea deben diseñarse de antemano antes de cableado, y los requisitos de resistencia diferencial de la CPU deben entenderse, y luego el cableado debe realizarse de acuerdo con esta restricción. Todas las señales de reloj diferencial DDR deben ser enrutadas en el plano clave para evitar la conversión de capa a capa. El ancho de la línea y el espaciamiento diferencial deben garantizar el principio de 3w, la resistencia de una sola línea de la línea de señal debe controlarse dentro de las Islas 50 - 60, y la resistencia diferencial debe controlarse dentro de las Islas 100 - 120. La distancia entre la señal del reloj y otras señales debe mantenerse al menos 20 mils *, para evitar interferencias con otras señales. La distancia entre las trazas en forma de serpiente no debe ser inferior a 20 milímetros. El valor RS de la resistencia del terminal de serie es de 15 ï 1,33 islas, y el valor de la resistencia del terminal paralelo opcional rt es de 25 ï 1,68 islas. (al diseñar el esquema, el valor de la resistencia final debe estar conectado a la resistencia)

6) el capacitor de desacoplamiento debe colocarse cerca del pin de alimentación del chip de la parte de alimentación. Debe haber una capa de alimentación y una formación de tierra separadas para que la señal regrese cerca con baja resistencia. La fuente de alimentación y la formación de tierra deben perforarse en la medida de lo posible para garantizar que la conexión eléctrica sea lo suficientemente buena y fluida.

Mientras se cumplan las reglas y tecnologías anteriores, la señal DdR de alta velocidad de layout no será un problema. En el procesamiento de la longitud igual de cada señal, para garantizar el error permitido de la longitud de la línea de señal, se puede utilizar intencionalmente el procesamiento de rutas de larga distancia, generalmente utilizando líneas en forma de serpiente para el cableado. A menudo vemos "cableado de igual longitud". De hecho, la igualdad de longitud no es el fin. El verdadero objetivo es cumplir con el tiempo de configuración y retención, la misma frecuencia y fase, y el muestreo es correcto. La equiparación es la forma más fácil de lograr este objetivo y se debe realizar un análisis cuantitativo de la longitud de la línea. En cuanto al control de la resistencia característica en línea, generalmente se debe exigir el grosor de la línea, pero el proceso de producción y la constante dieléctrica de cada fabricante de placas son diferentes, por lo que es necesario exigir al fabricante de placas que controle la resistencia característica de la línea de señal.