Công nghệ PCB - ​ Cách để giảm vấn đề lỗi SMT Patch

Có cách nào để SMT Patch giảm thiểu một số vấn đề lỗi không?

SMT Patch là viết tắt của một loạt các quá trình xử lý được xử lý trên cơ sở PCB. PCB (Printed Circuit Board) là một loại bảng mạch in. Vì vậy, có cách nào để các bản vá lỗi SMT có thể giảm bớt một số vấn đề thất bại không?

Bản vá lỗi SMT

Quá trình sản xuất, xử lý và thử nghiệm lắp ráp mạch in (PCA) tất cả đều gây ra căng thẳng cơ học lớn cho việc đóng gói, có thể dẫn đến thất bại. Khi các gói mảng lưới trở nên lớn hơn, việc thiết lập mức độ bảo mật cho các bước này trở nên khó khăn hơn.

Trong nhiều năm, phương pháp kiểm tra điểm uốn đơn điệu là một đặc điểm điển hình của bao bì. Thử nghiệm này được mô tả trong IPC/JEDEC-9702 "Monotonic Bent Properties of Plate Level Interconnection". Phương pháp thử nghiệm này mô tả độ bền gãy của các bảng mạch in được kết nối theo chiều ngang dưới tải cong.

Tuy nhiên, phương pháp thử này không xác định được sức căng tối đa cho phép.

Một trong những thách thức đối với quy trình sản xuất và quy trình lắp ráp, đặc biệt là PCA không chì, là không thể đo trực tiếp ứng suất trên các điểm hàn. Chỉ số được sử dụng rộng rãi nhất để mô tả rủi ro của các thành phần kết nối là sự căng thẳng của bảng mạch in PCB liền kề với các thành phần, như được mô tả trong IPC/JEDEC-9704 "Hướng dẫn kiểm tra độ căng của bảng mạch in".

Intel đã nhận ra vấn đề này vài năm trước và bắt đầu phát triển một chiến lược thử nghiệm khác để tái tạo các trường hợp uốn cong tồi tệ nhất trong thực tế. Các công ty khác như HP cũng nhận ra lợi ích của các phương pháp thử nghiệm khác và bắt đầu xem xét các ý tưởng tương tự như Intel. Cách tiếp cận này đã thu hút sự chú ý ngày càng tăng khi ngày càng có nhiều nhà sản xuất chip và khách hàng nhận ra giá trị quan trọng của việc xác định giới hạn căng thẳng để giảm thiểu sự cố cơ học trong quá trình sản xuất, xử lý và thử nghiệm. Sở thích

Với việc mở rộng phạm vi sử dụng các thiết bị không chì, người dùng ngày càng quan tâm; Bởi vì nhiều người dùng đang phải đối mặt với các vấn đề về chất lượng.

Với sự quan tâm ngày càng tăng của tất cả các bên, IPC thấy cần thiết phải giúp các công ty khác phát triển các phương pháp thử nghiệm khác nhau để đảm bảo BGA không bị hư hại trong quá trình sản xuất và thử nghiệm. Công việc được thực hiện bởi Nhóm công tác về phương pháp kiểm tra độ tin cậy của IPC 6-10d SMT Annex và Tiểu ban JEDEC JC-14.1 về phương pháp kiểm tra độ tin cậy của thiết bị hoàn chỉnh, và công việc đã hoàn thành.

Phương pháp thử nghiệm này quy định tám điểm tiếp xúc được sắp xếp theo một mảng tròn. PCA với BGA gắn ở trung tâm của bảng mạch in PCB được đặt theo cách này: các thành phần được gắn mặt dưới trên chân hỗ trợ và tải được áp dụng cho mặt sau của BGA. Đặt máy đo căng thẳng gần các bộ phận theo cách bố trí máy đo căng thẳng được đề xuất bởi IPC/JEDEC-9704.

PCA sẽ được uốn cong đến mức độ căng thẳng liên quan và phân tích thất bại có thể xác định mức độ thiệt hại gây ra bởi sự lệch hướng của các mức căng thẳng này. Phương pháp lặp lại có thể được sử dụng để xác định mức độ căng thẳng không gây ra thiệt hại. Đó là giới hạn căng thẳng.