Công nghệ PCB - Phân tích trường hợp xác minh tính toàn vẹn tín hiệu

Về vấn đề tính toàn vẹn của tín hiệu, hầu hết các kỹ sư thiết kế bảng sẽ thảo luận về nó và họ sẽ nói với bạn về mức độ phức tạp và nguy hiểm của việc thiết kế bảng mạch tốc độ cao. Họ sẽ nói với bạn rằng khi đồng hồ hệ thống vượt quá 50 MHZ, kết nối tín hiệu trên bảng sẽ giới thiệu độ trễ tín hiệu trong đường dẫn thời gian, Và những sự chậm trễ tín hiệu này sẽ hạn chế hiệu suất của thiết kế cấp bảng. Họ cũng sẽ mô tả cho bạn cách hiệu ứng đường truyền sẽ nhanh chóng giới thiệu các vấn đề nghiêm trọng về tính toàn vẹn tín hiệu như dao động tín hiệu, quá mức và giật, và làm thế nào những vấn đề này sẽ đe dọa khả năng chịu tiếng ồn của thiết kế và nguyên tắc nhất quán đơn điệu của thiết kế. Ngoài ra, sự xuất hiện của nhiễu xuyên âm tín hiệu và bức xạ điện từ có thể làm suy yếu nghiêm trọng hoạt động bình thường của bảng mạch được thiết kế.

Cùng một câu hỏi có thể có những câu trả lời khác nhau. Nếu bạn tiếp xúc với các kỹ sư vẫn đang làm việc về thiết kế bảng mạch tốc độ thấp, họ thường chỉ nhún vai để tỏ ra bất lực. Trong thiết kế bảng mạch tốc độ thấp, chiến lược truyền thống để phản ứng thụ động với các vấn đề về tính toàn vẹn tín hiệu cơ bản là phát triển các ràng buộc thiết kế thích hợp cho thiết kế. Khi một số kênh tín hiệu đặc biệt có vấn đề nghiêm trọng về tính toàn vẹn tín hiệu, chẳng hạn như nhiễu xuyên âm tín hiệu hoặc nhiễu điện từ, các kỹ sư thiết kế thường thêm các ràng buộc vật lý nghiêm ngặt vào một phần của thiết kế hoặc thậm chí toàn bộ thiết kế.

Ngay cả khi giải pháp này vẫn có thể đáp ứng nhu cầu tạm thời, các kỹ sư thiết kế phải trả giá đắt. Thiết kế hạn chế thường làm tăng chi phí sản phẩm cuối cùng và hạn chế hiệu suất sản phẩm. Ví dụ, một kỹ sư thiết kế có thể buộc phải tăng lớp bảng tín hiệu vì họ không thể tìm thấy vị trí thích hợp để thực hiện một số loại kết nối tín hiệu. Tuy nhiên, trong thời đại cạnh tranh khốc liệt trên thị trường ngày nay, việc giảm chi phí và cung cấp hiệu suất sản phẩm độc đáo thường có nghĩa là thành công hay thất bại của sản phẩm.

Gần đây, các kỹ sư thiết kế của một nhà cung cấp thiết bị mạng nổi tiếng đã sử dụng XTK, một bộ công cụ phân tích tính toàn vẹn tín hiệu được phát triển bởi Innoveda, để phân tích tín hiệu các bảng mạch trên các sản phẩm bộ định tuyến mà họ đã phát triển. Kết quả phân tích thật đáng kinh ngạc. Mặc dù bảng hoạt động tốt, các quy tắc thiết kế rất nghiêm ngặt dẫn đến việc thực hiện thiết kế bảng đòi hỏi 24 lớp bảng để tránh các vấn đề về tính toàn vẹn tín hiệu. Kết quả phân tích cho thấy thiết kế có vấn đề quá hạn chế nghiêm trọng. Trên thực tế, thiết kế bảng chỉ cần xử lý và thực hiện bảng mạch 8 lớp trong khi không can thiệp vào các vấn đề về tính toàn vẹn của tín hiệu. Các sản phẩm cải tiến đã tiết kiệm được 2 triệu đô la chỉ riêng chi phí sản xuất bảng mạch.

Nhiều kỹ sư thiết kế nhận thấy rằng phân tích tính toàn vẹn tín hiệu không còn là một vấn đề đặc biệt trong lĩnh vực thiết kế hệ thống tốc độ cao. Nguyên nhân thực sự của các vấn đề về tính toàn vẹn tín hiệu là giảm thời gian tăng tín hiệu và thời gian giảm tín hiệu, chứ không phải tăng đồng hồ hệ thống. Với những tiến bộ liên tục trong công nghệ quy trình sản xuất của các nhà sản xuất IC, mức độ công nghệ hiện tại đã đạt đến quy trình 0,25um hoặc thậm chí thấp hơn. Công nghệ sản xuất linh kiện được cải tiến liên tục được sử dụng để loại bỏ các công nghệ lỗi thời và lỗi thời. Khi các linh kiện điện tử tiêu chuẩn truyền thống được sản xuất bằng cách sử dụng công nghệ tiên tiến, kích thước nhỏ hơn có thể được thực hiện trong khi các thiết bị chuyển đổi nhanh hơn và nhanh hơn. Càng nhanh, thời gian tăng và giảm của tín hiệu càng ngắn.

Trên thực tế, khoảng ba năm một lần, kích thước của cổng bán dẫn sẽ giảm khoảng 30% và tương ứng, tốc độ chuyển đổi của bóng bán dẫn sẽ tăng khoảng 30%. Việc giảm thời gian tăng và giảm tín hiệu có thể dẫn đến một "cuộc khủng hoảng tiềm ẩn" mà cuối cùng sẽ dẫn đến các vấn đề tốc độ cao trong thiết kế mà không bao giờ được coi là một yếu tố góp phần vào các vấn đề tốc độ cao trong quá trình thiết kế truyền thống.

Tại sao việc chuyển đổi cạnh tín hiệu nhanh hơn (thời gian tăng tín hiệu ngắn hơn và thời gian giảm tín hiệu) thay vì tăng tần số xung nhịp hệ thống đặt ra những thách thức thiết kế nghiêm trọng và đáng kể cho các kỹ sư thiết kế bảng mạch? Điều này là do khi chuyển đổi tín hiệu tương đối chậm (thời gian tăng và giảm của tín hiệu tương đối dài), hệ thống dây trong PCB có thể được mô hình hóa như một hệ thống dây lý tưởng với một số độ trễ nhất định để đảm bảo độ chính xác đáng kể. Đối với phân tích chức năng, tất cả độ trễ trực tuyến có thể được tập trung ở đầu ra của ổ đĩa và cùng một tín hiệu sẽ được quan sát đồng thời thông qua các đầu vào khác nhau của tất cả các máy thu được kết nối với đầu ra của ổ đĩa trong phân đoạn thẳng. Dạng sóng.

Mô hình tham số độ trễ tổng thể có thể phân tích chính xác hành vi mạch mà không cần phân tích mô phỏng chuyên biệt. Thực tiễn cho thấy rằng nếu yếu tố trì hoãn của tổng tham số được xem xét trong thiết kế, việc thực hiện vật lý rất gần với phân tích lý thuyết và mô phỏng.

Khi tín hiệu thay đổi nhanh hơn (thời gian tăng và giảm tín hiệu được rút ngắn), mỗi phân đoạn dây trên bảng chuyển từ dây lý tưởng sang dây truyền phức tạp. Tại thời điểm này, độ trễ của kết nối tín hiệu không còn có thể được mô hình hóa trên đầu ra của ổ đĩa theo kiểu mô hình tổng tham số tập hợp. Tại thời điểm này, khi cùng một tín hiệu ổ đĩa điều khiển một kết nối PCB phức tạp, tín hiệu nhận được trên mỗi máy thu được kết nối điện với nhau là khác nhau. Không chỉ cần phân chia độ trễ tín hiệu của toàn bộ kết nối PCB thành độ trễ tín hiệu của phân đoạn kết nối PCB tương ứng, mà còn phải xem xét cẩn thận các hiệu ứng đường truyền khác nhau để đối phó với tác động lẫn nhau giữa mỗi phân đoạn kết nối PCB. Do hiệu ứng tốc độ cao, các kỹ sư thiết kế gặp khó khăn trong việc dự đoán tín hiệu trên các kết nối PCB phức tạp. Do đó, phân tích đường truyền là cần thiết để xác định độ trễ thực tế của tín hiệu ở đầu vào của mỗi máy thu.

Theo kinh nghiệm thực tế, hiệu quả của đường dây truyền tải được thể hiện khi chiều dài của nó lớn hơn 1/6 chiều dài hiệu quả tương ứng với thời gian tăng hoặc giảm của người lái xe. Ví dụ: giả sử thời gian tăng của các thành phần được sử dụng trong thiết kế là 1ns và tốc độ truyền tín hiệu là 2ns/ft trên đường kết nối PCB, hiệu ứng đường truyền sẽ xảy ra miễn là chiều dài của đường kết nối vượt quá 1 inch, có thể gây ra các vấn đề về mạch tốc độ cao. Rõ ràng, tất cả các dây trên bảng đều có chiều dài dưới 1 inch. Có rất ít bảng mạch. Dựa trên sự hiểu biết này, có thể tưởng tượng rằng các kỹ sư thiết kế gặp vấn đề tốc độ cao khi thiết kế với các thành phần có thời gian tăng 1ns.

Với sự cập nhật liên tục của công nghệ xử lý IC, các vấn đề trên đang trở nên nghiêm trọng hơn.

Trong thiết kế hệ thống ngày nay, các thiết bị có thời gian tăng 1ns đã nhanh chóng trở thành một điều của quá khứ. Các kỹ sư thiết kế PC đang sử dụng các bộ xử lý hiệu suất cao với thời gian tăng 0,5ns để thực hiện các thiết kế hệ thống phức tạp như tốc độ xung nhịp trên 400 MHZ và bus hoạt động trên 100 MHZ. Các kỹ sư thiết kế này đã có kinh nghiệm thiết kế mạch tốc độ cao, vì vậy họ sẽ xem xét các vấn đề cụ thể trong thiết kế tốc độ cao. Tuy nhiên, vấn đề thiết kế tốc độ cao ngày càng trở nên phổ biến. Miễn là các kỹ sư thiết kế sử dụng các thiết bị FPGA thế hệ mới hoặc các thành phần tiêu chuẩn khác của công nghệ quy trình 0,25um để thiết kế một sản phẩm mới, những vấn đề tốc độ cao này sẽ là vô số. Vấn đề là hệ thống được thiết kế sẽ khó hoạt động nếu không thực hiện một số loại phân tích tốc độ cao.

Việc chuyển đổi tín hiệu thay vì tăng tốc liên tục của tần số đồng hồ trong thiết kế sẽ dẫn đến sự suy giảm của môi trường thiết kế: khả năng chịu lỗi thiết kế ngày càng giảm và bất kỳ sự khác biệt tinh tế nào trong thiết kế có thể dẫn đến các vấn đề tiềm ẩn. Tôi phải đề cập đến một sự kiện gần đây đã xảy ra với một nhà sản xuất hệ thống thị giác máy nổi tiếng ở Mỹ. Đây là nhà sản xuất nổi tiếng của Mỹ về hệ thống thị giác máy (hệ thống phát hiện hình ảnh). Gần đây, các kỹ sư thiết kế bảng mạch của họ đã gặp phải một hiện tượng rất kỳ lạ. Các sản phẩm được thiết kế, sản xuất và đưa ra thị trường từ 7 năm trước có thể hoạt động và hoạt động rất ổn định và đáng tin cậy. Tuy nhiên, một vấn đề gần đây đã xảy ra với một sản phẩm ra khỏi dây chuyền sản xuất và sản phẩm không hoạt động đúng.

Đây là một thiết kế hệ thống 20 MHz. Có vẻ như không cần phải suy nghĩ về thiết kế tốc độ cao. Không có sửa đổi thiết kế và các thành phần được sử dụng phù hợp với yêu cầu thiết kế ban đầu. Các kỹ sư thiết kế rất bối rối: Tại sao hệ thống lại thất bại? Trong trường hợp không có bất kỳ sửa đổi thiết kế nào, các linh kiện điện tử tương tự được sản xuất dựa trên thiết kế ban đầu. Sự khác biệt duy nhất là các linh kiện điện tử được sử dụng được thu nhỏ và nhanh hơn, chủ yếu là do những tiến bộ liên tục trong công nghệ sản xuất IC ngày nay. Vậy điều gì đã gây ra sự thất bại của hệ thống?

Sự thất bại của hệ thống đã được chứng minh là do các vấn đề về tính toàn vẹn tín hiệu được giới thiệu bởi công nghệ xử lý thiết bị mới. Các kỹ sư thiết kế đã không gặp phải những vấn đề này trong các hệ thống tương đối tốc độ thấp được xác minh ban đầu và không cần phải xem xét chúng. Các vấn đề về tính toàn vẹn tín hiệu có thể được thể hiện theo nhiều cách khác nhau. Vấn đề thời gian luôn đến trước. Việc rút ngắn thời gian tăng và giảm tín hiệu đầu tiên sẽ dẫn đến các vấn đề về thời gian trong hệ thống được thiết kế. Thứ hai, các dao động tín hiệu, tín hiệu quá mức và giật xuống gây ra bởi hiệu ứng đường truyền đều có thể là mối đe dọa lớn đối với khả năng chịu lỗi và sự đơn điệu của hệ thống thiết kế. Trong các hệ thống chậm, các kỹ sư thiết kế thường bỏ qua độ trễ kết nối và dao động tín hiệu, chủ yếu là do các dao động tín hiệu gây ra bởi hiệu ứng đường truyền có đủ thời gian để ổn định trong các hệ thống chậm. Tuy nhiên, thời gian chuẩn bị cho việc truyền tín hiệu và điều khiển đồng hồ giữa các thiết bị được rút ngắn đáng kể khi tín hiệu nhảy tiếp tục tăng tốc và tần số đồng hồ của hệ thống tiếp tục tăng. Mức độ nghiêm trọng của vấn đề tăng đột ngột và xác suất thất bại tăng nhanh.

Một số vấn đề với mạch tốc độ cao không phải là rất nghiêm trọng, trong khi những người khác là thảm họa. Ví dụ, dao động tín hiệu gây ra bởi việc thiết lập phản xạ qua lại của tín hiệu trên đường truyền có thể dẫn đến kích hoạt sai của thiết bị (điều khiển đa đồng hồ). Quá mức tín hiệu, chủ yếu là do phản xạ tín hiệu, sẽ gây ra lỗi thời gian và thậm chí có thể làm hỏng các bộ phận. Sau khi thời gian tăng của tín hiệu giảm xuống dưới 1ns, nhiễu xuyên âm giữa các tín hiệu trở thành một vấn đề rất quan trọng. Crosstalk thường xảy ra trong thiết kế bảng mạch mật độ cao. Đồng thời, tín hiệu nhảy nhanh và dễ dàng ghép nối giữa các đường để tạo thành nhiễu xuyên âm. Khi thời gian tăng tín hiệu nhỏ hơn 1ns, các thành phần sóng hài tần số cao trong tín hiệu dễ dàng được ghép nối với các đường tín hiệu liền kề để tạo thành nhiễu xuyên âm. Do đó, nếu có một số lượng lớn các đường tín hiệu kết nối tốc độ cao trong bảng mạch, hệ thống này dễ gặp vấn đề này. Sự xuất hiện của các thiết bị tốc độ cao làm cho thời gian tăng tín hiệu ít hơn 0,5ns, dẫn đến nhiều vấn đề hơn với các hệ thống được thiết kế: các vấn đề ổn định với hệ thống điện và các vấn đề nhiễu điện từ (EMI). Sự ổn định của hệ thống điện có thể xảy ra khi tần suất thay đổi dữ liệu đồng thời trên bus dữ liệu là rất cao, dẫn đến biến động lớn và dao động trong mặt phẳng điện. Các biến động lớn và dao động của mặt phẳng tham chiếu trong hệ thống sẽ ảnh hưởng đến tín hiệu trong thiết kế. Loại thiết kế hệ thống này đòi hỏi phải lập kế hoạch cẩn thận cho thiết kế hệ thống điện và chọn chiến lược tách hệ thống điện hợp lý nhất. Sự kết hợp chặt chẽ của cả hai là chìa khóa để đảm bảo hoạt động ổn định của hệ thống điện. Tín hiệu nhanh cũng dễ bị bức xạ hơn, vì vậy EMI ngày càng được các kỹ sư thiết kế chú ý và trở thành một khía cạnh quan trọng cần được xem xét trong thiết kế mới. Đặc biệt là các sản phẩm điện tử ngày nay phải đối mặt với nhiều quy định của ngành.

Thật không may, trong thiết kế hệ thống tốc độ thấp, các cuộc khủng hoảng tiềm ẩn gây ra bởi thời gian tăng tín hiệu ngắn hơn thường bị các kỹ sư thiết kế bỏ qua. Điều này là do các kỹ sư thiết kế không muốn thực hiện phân tích tính toàn vẹn của tín hiệu và thay vào đó tránh nó bất cứ khi nào có thể. Mối nguy hiểm thực sự là nhiều bảng mạch được gửi để xử lý khi các vấn đề về tính toàn vẹn của tín hiệu vẫn chưa được biết đến. Đồng thời, các vấn đề về tính toàn vẹn tín hiệu có thể không được chứng minh trong quá trình kiểm tra cuối cùng của bảng mạch sau khi xử lý do không thể đoán trước của chính vấn đề về tính toàn vẹn tín hiệu, có thể xảy ra khi sản phẩm được gửi đến người dùng cuối. Nếu sản phẩm bị lỗi trên trang web của người dùng, việc chẩn đoán và giải quyết vấn đề sẽ trở nên rất khó khăn. Rủi ro thực sự cũng nằm ở chi phí NRE (chi phí kỹ thuật một lần) cao hơn. Mỗi nhà sản xuất thiết kế sản phẩm bảng mạch sẽ chia sẻ tất cả các chi phí NRE trong vòng đời sản phẩm. Sau khi thiết kế và sản xuất bảng mạch, việc lặp lại thiết kế do các vấn đề không thể đoán trước về tính toàn vẹn của tín hiệu tốc độ cao sẽ dẫn đến sự gia tăng nhanh chóng chi phí NRE.

Có một tiên đề nổi tiếng trong thiết kế và sản xuất thiết bị điện tử: từ giai đoạn thiết kế đến giai đoạn sản xuất, chi phí cho công việc lặp đi lặp lại tăng theo cấp số nhân và chi phí cho công việc lặp lại này trở nên cao hơn khi sản phẩm được phân phối đến trang web của người dùng cuối. Do đó, bất kỳ thiết kế cấp bảng nào có thể hoạt động tốt trong quá trình thiết kế và sản xuất, nếu có vấn đề xảy ra sau khi sản phẩm được gửi đến trang web của người dùng, việc phát triển sản phẩm đang được tiến hành so với mong đợi của các kỹ sư thiết kế tìm kiếm và giải quyết vấn đề trong lĩnh vực thiết kế tốc độ cao truyền thống. Cấu trúc chi phí sẽ mang lại rủi ro lớn hơn. Những chi phí này không chỉ bao gồm chi phí lớn trực tiếp gây ra bởi rất nhiều công việc lặp đi lặp lại, mà còn phản ánh sự không hài lòng và mất niềm tin của người dùng. Các vấn đề trên đòi hỏi mạnh mẽ việc giới thiệu các bước mới trong chu trình phát triển của bất kỳ sản phẩm cấp bo mạch nào để ngăn chặn các vấn đề về tính toàn vẹn tín hiệu xâm nhập vào quy trình sản xuất. Trong những năm qua, các kỹ sư thiết kế ASIC đã phát triển một thói quen tốt. Là một phần của thỏa thuận hợp đồng, kỹ sư thiết kế ASIC phải ký "chữ ký" thiết kế với nhà sản xuất ASIC để đảm bảo tính toàn vẹn của thông tin thiết kế. Chi phí NRE đầu vào có thể lên tới hàng trăm nghìn đô la trong quá trình phát triển chip tùy chỉnh. Các nhà sản xuất và chế biến IC yêu cầu mạnh mẽ rằng mỗi thiết kế như vậy phải vượt qua thử nghiệm mô phỏng "phiên bản vàng" để bảo vệ đầu vào chi phí và nghĩa vụ của họ. Ngoài ra, việc bổ sung bước "chấp nhận chữ ký" có hiệu quả bảo vệ và hạn chế các nhà thiết kế và nhà sản xuất chế biến. Nó không chỉ yêu cầu các nhà sản xuất gia công IC sản xuất các sản phẩm thiết bị chất lượng cao, có trình độ cho khách hàng của họ, mà còn yêu cầu các kỹ sư thiết kế IC thực hiện các thiết kế tiêu chuẩn hơn, thiết bị được thiết kế có khả năng sản xuất cao. Đối với các nhà sản xuất thiết kế bảng mạch và gia công, chữ ký thiết kế mạch tốc độ cao (xác minh tính toàn vẹn tín hiệu trước khi gửi bảng để gia công) cũng quan trọng không kém. Là một bước trong quy trình thiết kế truyền thống, công cụ kiểm tra xác minh tính toàn vẹn tín hiệu tốc độ cao được sử dụng để phân tích và xác minh từng thiết kế cấp bo mạch (bất kể tốc độ xung nhịp trong thiết kế). Các kỹ sư thiết kế phải đảm bảo rằng các vấn đề về tính toàn vẹn tín hiệu trong thiết kế đã được giải quyết trước khi thiết kế được gửi đến quy trình sản xuất. Do đó, các kỹ sư thiết kế tin rằng các sản phẩm họ thiết kế có đảm bảo chất lượng tốt hơn. Sau khi sản phẩm được thiết kế đã được chuyển đến trang web của người dùng cuối, các vấn đề về tính toàn vẹn của tín hiệu không thể đoán trước sẽ không xảy ra nữa. Trong tương lai, các kỹ sư thiết kế không còn phải lo lắng về việc liệu họ có thêm các ràng buộc thiết kế thích hợp để giải quyết các vấn đề về tính toàn vẹn tín hiệu trong thiết kế cấp bo mạch hay không, hoặc liệu họ có làm mọi thứ trong quá trình thiết kế để tập trung vào việc giải quyết các vấn đề đường tín hiệu tốc độ cao quan trọng hay không. Xác minh chữ ký về tính toàn vẹn tín hiệu sau khi bố trí bảng mạch có thể loại bỏ rủi ro này và mối quan tâm của các kỹ sư.

Loại mô phỏng nào có thể cung cấp giải pháp tốt nhất để phân tích tính toàn vẹn tín hiệu và xác minh chữ ký? Thay vì chỉ phân tích các đường tín hiệu riêng lẻ trên bảng, một mô phỏng lý tưởng có thể phân tích toàn bộ bảng hoặc một hệ thống bao gồm nhiều bảng cùng một lúc. Tốc độ cũng là một yếu tố rất quan trọng và điều quan trọng là phải hoàn thành phân tích toàn vẹn tín hiệu chính xác trong một khung thời gian hợp lý. Các công cụ phân tích tính toàn vẹn tín hiệu dựa trên SPICE có đủ độ chính xác để phân tích, nhưng phải mất nhiều thời gian để thiết lập phân tích và phân tích chạy chậm hơn, vì vậy loại công cụ này không thực tế.

Mô phỏng "Gold Edition" cũng phải có khả năng cung cấp mô hình nội bộ chính xác của đường truyền. Với thời gian tăng và giảm tín hiệu, mô hình đường truyền không phá hủy lý tưởng được sử dụng bởi nhiều công cụ phân tích tính toàn vẹn tín hiệu không còn đáp ứng được yêu cầu về độ chính xác phân tích. Tại thời điểm này, đường truyền nên được mô hình hóa như một mô hình đường truyền lossy thực sự. Đồng thời, để tạo điều kiện giải quyết các vấn đề về tính toàn vẹn của tín hiệu, cần cung cấp một báo cáo phân tích rộng và chi tiết và có thể chỉ ra các thành phần cụ thể hoặc đường dây kết nối cụ thể một cách thuận tiện và chi tiết. Vi phạm tính toàn vẹn của tín hiệu. Cuối cùng, một công cụ như vậy cũng nên có khả năng phân tích "nếu có" mạnh mẽ để giúp các kỹ sư thiết kế xác định cấu trúc liên kết hệ thống phù hợp hơn, sơ đồ kết nối thiết bị đầu cuối và lựa chọn ổ đĩa/máy thu.

Hơn nữa, các công cụ như vậy phải có đủ khả năng để giải quyết các vấn đề phức tạp như thiết kế phân tích đồ họa điện và bức xạ điện từ và có thể tiết lộ mối quan hệ giữa hai bên để tìm ra giải pháp phù hợp nhất thông qua thỏa hiệp. Cuối cùng nhưng không kém phần quan trọng, loại công cụ này phải hỗ trợ các mô hình hiện đại, vì kết quả phân tích cuối cùng phụ thuộc vào mô hình được sử dụng trong phân tích.

Lý tưởng nhất, các kỹ sư thiết kế muốn sử dụng các chiến lược thích hợp khi thực hiện bố cục và định tuyến, giảm thiểu các vấn đề tốc độ cao. Việc thực hiện phương pháp thiết kế tốc độ cao chắc chắn sẽ làm tăng đáng kể hiệu quả chi phí của sản phẩm thiết kế: phân tích tính toàn vẹn tín hiệu được thực hiện trong giai đoạn lập kế hoạch trước khi bố trí và định tuyến trong chu kỳ phát triển sản phẩm. Công nghệ EDA thế hệ mới sử dụng các phương pháp bố trí và định tuyến hạn chế để giúp giảm các lần lặp lại thiết kế tốn kém. Ví dụ, công cụ ePlanner của Innoveda cho phép các kỹ sư thiết kế suy nghĩ về nguyên mẫu của cấu trúc liên kết PCB trước khi chuyển thiết kế sang bố cục và quá trình định tuyến tiếp theo. Ví dụ, công cụ ePlanner cung cấp phát hiện không gian thiết kế đồ họa và môi trường lập kế hoạch và thiết kế kết nối. Trong môi trường này, các kỹ sư thiết kế có thể thực hiện phân tích "điều gì sẽ xảy ra" để khám phá các chiến lược tín hiệu tốc độ cao và thiết lập bộ định tuyến cho các bộ định tuyến hạ lưu. Các quy tắc thiết kế hợp lý dựa trên kết luận phân tích.

Về lâu dài, giải pháp tốt nhất cho thiết kế tốc độ cao trong tương lai là phân tích tính toàn vẹn tín hiệu sớm trong chu trình thiết kế và kết hợp chặt chẽ tính toàn vẹn tín hiệu với bố cục. Tuy nhiên, đối với tình hình hiện tại, yêu cầu tối thiểu là đăng ký thiết kế tốc độ cao (xác minh và kiểm tra tính toàn vẹn tín hiệu trước khi bảng được gửi đi sản xuất) phải trở thành tiêu chuẩn trong mọi quy trình thiết kế bảng. Bước