PCB Haberleri - DDR2 DDR3 PCB LAYOUT kuralları

Bazı internetler DDR veri çizgisinin DQS tarafından bağlanıldığını söyledi, bu yüzden uzunluğun eşit olmalı. Adres ve kontrol çizgileri saat tarafından kapatılır, bu yüzden saat ile eşit bir ilişkisi tutmalılar. Genelde eşit uzunluğunda sorun yok. DDR'nin 60 ohms ve DDR2'nin 50 ohm ihtiyacı var. İmparatorluğunda durmadan kaçırmak için izleri perforasyon etmeyin. Kısaca konuşma konusunda, sınır boşluğu genişleştirildiği sürece, bir sinyal katı çekilmiş ve sorun yok. Bazı internetler de DDR2'in sonuçlarını simüle ettiklerini söylediler: saat-sınırlı uzunluğu hatası 0,5mm'den az; maksimum uzunluğu 57mm'den az; Saat çizgisinin ve sayısal adres çizgisinin uzunluğu 10 mm'den az.

Dokuz Teknoloji, PCB tahtasında çip kullandığını ya da DIMM stripleri, DDR ve DDRx kullandığını belirtti (DDR2, DDR4, etc.), geleneksel sinkron SDRAM ile okumak ve yazmak relatively zordur. Üç ana zorluk var: ilk, zamanlama. Çünkü DDR iki kenar tetikleyici kullanır ve genel saat tek kenar sinkronizasyon devreleri, zamanlama hesaplamalarında büyük bir fark var. DDR'nin çift kenar tetiğinin sebebi, saat çipinin içinde çarpılması. Görünüşe göre veri adresi dışarıdaki saat ile aynı. Bir grup sinyallerin küçük faz farklılığının yargılanabileceğini sağlamak için DDR, veri DQ sinyali üzerinde DQS sinyalini tetiklemek için paket eşzamanlamasını kullanır. Bu yüzden DDR'de gerekli zamanlama eşzamanlaması DQ ve DQS arasında, genel veri ve saat arasında değil. Ayrıca, maksimum ve minimal uçuş zamanı Tflight testinde, genel sinyal test seviyesi Vmeas ve düşük karar sınırı Vinl ve yüksek sınırı Vinh arasında hesaplanır. Yeterince ayarlama zamanı ve zamanı tutmak için uçak zamanı kendi sinyalin hızını hesaplamaz. DDR düşük seviyesi yüzünden, sadece ortalama seviyesi Vref teste seviyesi olarak kullanılır. Ayarlama zamanı hesapladığımızda, sinyal değiştirme sınır hızı düşürme hızı düşünmeli ve ayarlama zamanı hesapladığımızda eklenmeli ekstra eklenmeli. Kötü hızın ödüllendirilmesi. Bu ödüllendirme değeri DDR özel belirlenmesinde ya da çip verisinde tanıştırılır. İkinci, eşleşme. DRR SSTL seviyesini kabul ediyor. Bu özel bufere çıkarmak için dış devre gerekiyor. Değer 30-50 ohm ve seviye VTT yüksek seviyeden yarısıdır. Bu çekim, DC akışını buffer operasyonu için sağlayacak, bu yüzden akışı çok büyük. Ayrıca, yansımaları bastırmak için, yayınlama çizgi impedans eşleşmesi ve seri dirençlik eşleşmesi de gerekiyor. Bunun sonuçları DDR veri sinyalinde, her sonunda 10-22 ohm'un bir seri dirençliği var ve bir çekilme DDR sonuna yakın. Adres sinyali için, bir seri dirençliği gönderme sonuna bağlanıyor ve bir çekilme DDR sonuna yakın. Üçüncü, güç yeteneği. DDR küçük seviye dönüşü yüzünden (SSTL2 ve SSTL1 için 2.5V ve 1.8V gibi) yüksek referens voltaj stabiliti gerekiyor, özellikle Vref ve VTT. DDR saati sağlayan çip içindeki analog fazı kilitli dönüşü sık sık kullanılır. Referans enerji tasarrufları çok yüksektir; Çünkü VTT büyük akışı sağlıyor, enerji teslimatı engellemesi yeterince düşük olması gerekiyor, ve güç liderliği yeterince küçük. Ayrıca, DDR sinkron olarak birçok sinyal, yüksek hızlı, ciddi sinkron gürültü değiştirme sesi, mantıklı güç dağıtımı ve güç sağlaması ile çalışıyor. Birleşme devreleri çok gerekli.1 CLK'nin X ile aynı uzunluğu var ve en uzunluğu ve en kısa sürece fark 25 milden fazla değil.

2. DQS uzunluğu Y, CLK ile karşılaştırıldı, Y [X-1500,X 1500m]

3. DM ve DATA uzunluğu Z, her grupun DQS ile karşılaştırıldı, Z [Y-25,Y 25mil] aralığında olmalı.

5. Teşvik kontrolü: DQ DQS DM Kontrol Komut CLK impedance 55ohm - 15% 1. ARM sistemindeki hafıza genelde 32-bit veya 16-bit ve genelde bir ya da iki hafıza çiplerinden oluşur. Veri hatları bir grup, iki grup veya dört grup olarak bölünebilir. Bir grup bölümü: DATA0-31, DQS0-3, DQM0-3 grup olarak; İki grupların bölümü: DATA0-15, DQS0-1, DQM0-1 grup olarak, DATA16-31, DQS2-3, DQM2-3 grup olarak; Dört grup bir grupa bölüler: DATA0-7, DQS0, DQM0 bir grup, DATA8-15, DQS1, DQM1 bir grup, DATA16-23, DQS2, DQM2 bir grup ve DATA23-32, DQS3, DQM3 bir grup. Bu grup birkaç grupa bölüler. Çip sayısına göre belirlenebilir. Döndüğünde aynı grupın sinyal çizgileri aynı katta olmalı. Diğerleri saat sinyalleri, adres sinyalleri ve diğer kontrol sinyalleri. Bu sinyal çizgileri bir grup. Bu sinyal çizgilerinin grupu mümkün olduğunca aynı katta yönlendirilmeli.2 Isometrik eşleşme. DATA0-31, DQS0-3, DQM0-3 DDR'in hepsi eşit uzunluğuyla eşit, bir grupa, iki grupa ya da dört grupa bölüşülmesine rağmen. Hata 25 mil'de kontrol ediliyor. Adres çizgisinden daha uzun olabilir, ama daha kısa değil.b. Saat sinyali, adres sinyali ve diğer kontrol sinyalleri hepsi eşit uzunluğuyla eşleştiriler ve hata 50mil'de kontrol ediler. Ayrıca, DDR saati ise, farklı çizginin ihtiyaçlarına uygun yönlendirilmeli. İki saat hatlarının uzunluğu 2,5 mil hata içinde kontrol edilmeli ve yükselmediği uzunluğu azaltmalı. Saat hatı adresden ve diğer sinyal hatlardan 20-50 mil uzun olabilir.3. Boşluğun kontrolü impedance şartlarını ve izlerin yoğunluğunu düşünmeli. Her zamanki uzay prensipi 1W veya 3W. Eğer düzenlemek için yeterince uzay varsa, veri hatlarını 3W uzakta yönlendirilebilir, bu da birçok karışık konuşmayı azaltır. Eğer işe yaramazsa en azından 1W uzay garanti edilmeli. Ayrıca, veri çizgisinin ve diğer sinyal çizgilerin arasındaki mesafe en azından 3W olmalı ve daha büyük olursa daha iyi olur. Saat ve diğer sinyal hatları arasındaki mesafe en azından 3W ve mümkün olduğunca büyük tutmalı. 1W ve 3W prensipleri de rüzgar alanı için kabul edilebilir ve 3W prensipi ilk olarak kullanılmalı.

Yukarıda DDR2 DDR3 PCB LAYOUT kurallarının girişmesi, Ipcb de PCB üreticileri ve PCB üretim teknolojisini sağlıyor.